半导体装置及半导体元件的制造方法
阅读说明：本技术 半导体装置及半导体元件的制造方法 (Semiconductor device and method for manufacturing semiconductor element ) 是由 野村典嗣 于 2020-09-21 设计创作，主要内容包括：本发明涉及半导体装置及半导体元件的制造方法。抑制了在为了进行在半导体基板形成的半导体元件的电气特性的评价等对半导体元件施加了电压的情况下在半导体元件与元件间部之间发生局部放电,对异物附着于半导体基板、在半导体基板形成部件痕迹等进行抑制。半导体装置具有半导体基板以及放电抑制材料。半导体基板具有元件间部以及多个半导体元件。多个半导体元件在半导体基板的扩展方向排列。元件间部位于多个半导体元件所包含的相邻的半导体元件之间。放电抑制材料附着于元件间部的表面,但没有附着于多个半导体元件所包含的各半导体元件的中央部的表面。放电抑制材料由绝缘体构成。(The present invention relates to a semiconductor device and a method for manufacturing a semiconductor element. The occurrence of partial discharge between a semiconductor element and an inter-element portion when a voltage is applied to the semiconductor element for the purpose of evaluating the electrical characteristics of the semiconductor element formed on a semiconductor substrate or the like is suppressed, and the adhesion of foreign matter to the semiconductor substrate, the formation of component traces on the semiconductor substrate, and the like are suppressed. The semiconductor device includes a semiconductor substrate and a discharge suppressing material. The semiconductor substrate has an inter-element portion and a plurality of semiconductor elements. The plurality of semiconductor elements are arranged in the direction of expansion of the semiconductor substrate. The inter-element portion is located between adjacent semiconductor elements included in the plurality of semiconductor elements. The discharge suppressing material adheres to the surface of the inter-element portion, but does not adhere to the surface of the central portion of each of the plurality of semiconductor elements. The discharge suppressing material is composed of an insulator.)
技术领域
本发明涉及半导体装置及半导体元件的制造方法。
背景技术
在很多情况下，芯片状的半导体元件是通过在半导体基板形成多个半导体元件，将所形成的多个半导体元件单片化而制造的。
当在制造芯片状的半导体元件时对半导体元件的电气特性进行评价的情况下，有时是对单片化后的半导体元件的电气特性进行评价，有时是对在半导体基板形成的未单片化的半导体元件的电气特性进行评价。
在对单片化后的半导体元件的电气特性进行评价的情况下，通过真空吸附等使被评价的半导体元件的设置面与评价装置的卡盘台的表面接触，固定于该表面。另外，评价装置的探针与在被评价的半导体元件的非设置面设置的电极接触，相对于被评价的半导体元件进行电信号的输入输出。当被评价的半导体元件具有在其纵向即其面外方向流过大电流的纵型构造的情况下，卡盘台作为电极起作用。
在对单片化后的半导体元件的电气特性进行评价，被评价的半导体元件具有纵型构造的情况下，有时在被评价的半导体元件产生局部放电。局部放电例如是由于在半导体元件的非设置面的一部分设置的电极的电位和具有与卡盘台的电位相同的电位的区域的电位之间的电位差产生的。另外，局部放电会导致半导体元件的局部损坏等半导体元件的不良状况。当在对半导体元件的电气特性进行评价的工序中产生的局部放电被忽略，具有不良状况的半导体元件被作为合格品直接流转至后续工序的情况下，在后续工序中难以提取具有不良状况的半导体元件。因此，研究了在评价装置中设置用于抑制在半导体元件产生局部放电而抑制半导体元件产生不良状况的要素。
例如，在专利文献1所记载的技术中，评价夹具用于高耐压半导体芯片的评价。评价夹具由探针保持台等构成。在探针保持台形成安装部。在安装部安装硅酮橡胶。硅酮橡胶被按压于高耐压半导体芯片的终端部分。由此，能够通过硅酮橡胶截断从高耐压半导体芯片的侧面部分至高耐压半导体芯片的发射极电极或者栅极电极的打火路径(第0030-0045段)。
当评价在半导体基板形成的未单片化的半导体元件的电气特性的情况下，评价装置的探针与在被评价的半导体元件的非设置面设置的电极接触，相对于被评价的半导体元件进行电气信号的输入输出。
当评价在半导体基板形成的未单片化的半导体元件的电气特性的情况下，同样地，有时在被评价的半导体元件产生局部放电。另外，局部放电会导致半导体元件的局部损坏等半导体元件的不良状况。当在对半导体元件的电气特性进行评价的工序中产生的局部放电被忽略，具有不良状况的半导体元件被作为合格品直接流转至后续工序的情况下，在后续工序中难以提取具有不良状况的半导体元件。因此，研究了在评价装置中设置用于抑制在半导体元件产生局部放电而抑制半导体元件产生不良状况的要素。
例如，在专利文献2所记载的技术中，半导体晶片测定装置对在晶片形成的半导体装置进行试验。在半导体晶片测定装置中，在与晶片接触的一对探针的前端之间，使绝缘部件与晶片接触。由此，能够有效地抑制晶片之上的界面放电。由此，能够防止由探针间的放电引起的绝缘破坏(第0023-0026段)。
专利文献1：日本特开2001-51011号公报
专利文献2：日本特开2010-10306号公报
在专利文献1所记载的技术中，硅酮橡胶被按压于高耐压半导体芯片。因此，夹在硅酮橡胶与高耐压半导体芯片之间的异物附着于高耐压半导体芯片。另外，在高耐压半导体芯片形成硅酮橡胶痕迹。附着的异物以及形成的硅酮橡胶痕迹在后续工序中会使高耐压半导体芯片产生不良状况。
另外，在专利文献1所记载的技术中，硅酮橡胶被反复按压于多个高耐压半导体芯片。因此，当在硅酮橡胶与高耐压半导体芯片之间夹着异物的情况下，夹着的异物附着于之后被硅酮橡胶按压的多个高耐压半导体芯片，夹着的异物造成的污染扩散至多个高耐压半导体芯片。因此，当在硅酮橡胶与高耐压半导体芯片之间夹着异物的情况下，之后流转至后续工序的多个高耐压半导体芯片会产生不良状况。因此，需要对附着于硅酮橡胶的异物进行管理。但是，该管理烦杂且困难。
在专利文献2所记载的技术中，使绝缘部件与晶片接触。因此，与专利文献1所记载的技术同样地，夹在绝缘部件与晶片之间的异物附着于晶片。另外，在晶片形成绝缘部件痕迹。附着的异物以及形成的绝缘部件痕迹在后续工序中会使晶片以及高耐压半导体元件产生不良状况。
另外，在专利文献2所记载的技术中，使绝缘部件与多个晶片反复接触。因此，在绝缘部件与晶片之间夹着异物的情况下，夹着的异物附着于之后与绝缘部件接触的多个晶片，由夹着的异物造成的污染扩散至多个晶片。因此，当在绝缘部件与晶片之间夹着异物的情况下，会使之后流转至后续工序的多个晶片以及多个高耐压半导体元件产生不良状况。因此，需要对附着于绝缘部件的异物进行管理。但是，该管理烦杂且困难。
此外，在专利文献2所记载的技术中，不能抑制实际成为问题的、在高耐压半导体元件与元件间部之间产生的局部放电，其中，该高耐压半导体元件形成于晶片，该元件间部位于在晶片形成的相邻的高耐压半导体元件之间。
另一方面，近年来，当对在半导体基板形成的半导体元件的电气特性进行评价的情况下，能够进行大功率试验。另外，通过从半导体基板直接组装产品，能够提高产品的组装效率。因此，不对单片化后的半导体元件的电气特性进行评价，而是大多对在半导体基板形成的未单片化的半导体元件的电气特性进行评价。但是，当对在半导体基板形成的未单片化的半导体元件的电气特性进行评价的情况下，产生上述问题。
发明内容
本发明就是鉴于上述问题而提出的。本发明的目的在于提供一种半导体装置及半导体元件的制造方法，当为了进行在半导体基板形成的半导体元件的电气特性的评价等而对半导体元件施加了电压的情况下，能够抑制在半导体元件与元件间部之间产生局部放电，能够对异物附着于半导体基板、在半导体基板形成部件痕迹等进行抑制。
本发明的第1方式涉及半导体装置。
半导体装置具有半导体基板以及放电抑制材料。
半导体基板具有元件间部以及多个半导体元件。多个半导体元件在半导体基板的扩展方向排列。元件间部位于多个半导体元件所包含的相邻的半导体元件之间。
放电抑制材料附着于元件间部的表面，但没有附着于多个半导体元件所包含的各半导体元件的中央部的表面。放电抑制材料由绝缘体构成。
本发明的第2方式涉及半导体元件的制造方法。
在半导体元件的制造方法中，准备半导体基板。准备的半导体基板具有切割线以及多个半导体元件。多个半导体元件在半导体基板的扩展方向排列。切割线位于多个半导体元件所包含的相邻的半导体元件之间。
另外，放电抑制材料附着于半导体基板。放电抑制材料附着于切割线的表面，但没有附着于多个半导体元件所包含的各半导体元件的中央部的表面。放电抑制材料由绝缘体构成。
在使放电抑制材料附着于半导体基板之后，向各半导体元件施加电压。
在向各半导体元件施加了电压后，从半导体基板剥离放电抑制材料。
在从半导体基板剥离了放电抑制材料后，沿切割线对半导体基板进行切割。
发明的效果
根据本发明，成为局部放电的开始部分的元件间部的表面被由绝缘体构成的放电抑制材料覆盖。因此，各半导体元件与元件间部之间的沿面距离变长，在为了进行各半导体元件的评价等而对各半导体元件施加了电压的情况下，能够抑制在各半导体元件与元件间部之间产生局部放电。
另外，根据本发明，即使在用于抑制局部放电的产生的部件没有被按压于半导体基板的情况下，也能够确保各半导体元件与元件间部之间的沿面距离。因此，不需要将用于抑制局部放电的产生的部件按压于半导体基板。由此，能够对异物附着于半导体基板、在半导体基板形成部件痕迹等进行抑制。
本发明的目的、特征、方案以及优点通过下面的详细说明和附图变得更明确。
附图说明
图1是示意性地图示实施方式1的半导体装置所具有的半导体基板的俯视图。
图2是示意性地图示实施方式1的半导体装置所具有的半导体基板的一部分的放大俯视图。
图3是示意性地图示实施方式1的半导体装置所具有的半导体基板的剖面图。
图4是示意性地图示实施方式1的半导体装置的剖面图。
图5是示意性地图示实施方式1的半导体装置的从半导体基板剥离放电抑制材料后的状态的剖面图。
图6是示意性地图示实施方式1的第1变形例的半导体装置所具有的半导体基板的剖面图。
图7是示意性地图示实施方式1的第1变形例的半导体装置的剖面图。
图8是示意性地图示实施方式1的第2变形例的半导体装置所具有的半导体基板的剖面图。
图9是示意性地图示实施方式1的第2变形例的半导体装置的剖面图。
图10是针对实施方式1的半导体装置所具有的半导体基板图示出根据帕邢定律计算的打火电压与沿面距离之间的关系的图，该打火电压是在属于各半导体元件的上表面电极与元件间部之间产生局部放电的电压，该沿面距离是属于各半导体元件的上表面电极与元件间部之间的沿面距离。
图11是图示实施方式2的半导体元件的制造方法的流程图。
标号的说明
1、2、3半导体装置，101、201、301半导体基板，102放电抑制材料，110多个半导体元件，111元件间部，121有源部，122终端部，191中央部，192外周部。
具体实施方式
1实施方式1
1.1半导体基板的平面构造
图1是示意性地图示实施方式1的半导体装置所具有的半导体基板的俯视图。图2是示意性地图示实施方式1的半导体装置所具有的半导体基板的一部分的放大俯视图。图2对图1中描绘的部分A进行放大图示。
图1以及图2所示的半导体基板101具有多个半导体元件110以及元件间部111。
多个半导体元件110在半导体基板101的扩展方向排列。在图1以及图2所示的半导体基板101，多个半导体元件110排列成矩阵状。多个半导体元件110通过在半导体晶片形成p型扩散层、n型扩散层等，将电极、绝缘层等配置于半导体晶片之上而形成。
元件间部111位于多个半导体元件110所包含的相互邻接的半导体元件110A及110B之间。
从半导体基板101制造芯片状的半导体元件。此时，沿元件间部111对半导体基板101进行切割，使多个半导体元件110相互分离。因此，元件间部111是沿其对半导体基板101进行切割的切割线。
如图2所示，多个半导体元件110所包含的各半导体元件110N具有有源部121以及终端部122。终端部122包围有源部121。在各半导体元件110N通电的情况下，主电流流过有源部121。终端部122是形成电场缓和构造的电场缓和区域。通过电场缓和构造，在终端部122的表面122S缓和电场的集中，各半导体元件110N的耐压提高。
1.2半导体基板的剖面构造
图3是示意性地图示实施方式1的半导体装置所具有的半导体基板的剖面图。图3图示了在图2中描绘的切断线B-B的位置处的剖面。图3图示了相互邻接的半导体元件以及配置于其间的元件间部。
如图3所示，半导体基板101具有半导体晶片131、电极132以及绝缘层133。电极132以及绝缘层133配置于半导体晶片131之上。半导体晶片131具有p型扩散层141以及n型扩散层142。由此，在半导体基板101形成各半导体元件110N。
在图3所示的半导体基板101，各半导体元件110N是二极管。各半导体元件110N也可以是除了二极管以外的半导体元件。例如，各半导体元件110N也可以是金属氧化物半导体场效应晶体管(MOSFET)、绝缘栅双极型晶体管(IGBT)等。
p型扩散层141具有p型区域151。p型区域151沿半导体晶片131的上表面131U形成。p型区域151在有源部121遍及有源部121的整个面而形成，在终端部122离散地形成。
n型扩散层142具有n型缓和区域161以及n型区域162。n型缓和区域161以及n型区域162沿半导体晶片131的下表面131L形成。n型缓和区域161以及n型区域162遍及半导体晶片131的整个面而形成。
电极132具有上表面电极171以及下表面电极172。上表面电极171配置于半导体晶片131的上表面131U之上。上表面电极171在有源部121遍及有源部121的整个面而配置，在终端部122离散地配置。上表面电极171与p型区域151接触，成为阳极。下表面电极172配置于半导体晶片131的下表面131L之上。下表面电极172遍及半导体晶片131的整个面而配置。下表面电极172与n型区域162接触，成为阴极。
绝缘层133具有第1绝缘层181、第2绝缘层182以及第3绝缘层183。第1绝缘层181、第2绝缘层182以及第3绝缘层183配置于半导体晶片131的上表面131U之上。第1绝缘层181、第2绝缘层182以及第3绝缘层183配置于终端部122。第1绝缘层181直接配置于半导体晶片131的上表面131U之上。第2绝缘层182与上表面电极171以及第1绝缘层181重叠地配置于半导体晶片131的上表面131U之上。第3绝缘层183与上表面电极171、第1绝缘层181以及第2绝缘层182重叠地配置于半导体晶片131的上表面131U之上。第2绝缘层182由含氮的绝缘材料构成。第3绝缘层183由有机类的绝缘材料构成。
元件间部111的表面111S露出。因此，在为了进行各半导体元件110N的评价等而向各半导体元件110N施加了电压的情况下，有时在属于各半导体元件110N的上表面电极171与元件间部111之间产生局部放电。例如，在对属于各半导体元件110N的上表面电极171赋予了大于或等于600V的电位等特定电位的情况下，在属于各半导体元件110N的上表面电极171与元件间部111之间产生局部放电。
1.3放电抑制材料的附着
图4是示意性地图示实施方式1的半导体装置的剖面图。图5是示意性地图示实施方式1的半导体装置的从半导体基板剥离了放电抑制材料后的状态的剖面图。图4以及图5图示了在图2中描绘的切断线B-B的位置处的剖面。
图4以及图5所示的实施方式1的半导体装置1具有半导体基板101以及放电抑制材料102。
放电抑制材料102附着于元件间部111的表面111S，将元件间部111的表面111S覆盖。放电抑制材料102由绝缘体构成。由此，成为局部放电的开始部分的元件间部111的表面111S被由绝缘体构成的放电抑制材料102覆盖。因此，能够确保各半导体元件110N与元件间部111之间的沿面距离，在为了进行各半导体元件110N的评价等而对各半导体元件110N施加了电压的情况下，能够抑制在各半导体元件110N与元件间部111之间产生局部放电。
放电抑制材料102没有附着于各半导体元件110N的中央部191的表面191S。由此，能够抑制从各半导体元件110N的中央部191的表面191S发出的大量的热传递至放电抑制材料102。因此，能够抑制放电抑制材料102由于该热而劣化、收缩等。
放电抑制材料102附着于各半导体元件110N的外周部192的表面192S，将各半导体元件110N的外周部192的表面192S覆盖。由此，放电抑制材料102附着于有源部121的表面121s的一部分以及终端部122的表面122S，将有源部121的表面121s的一部分以及终端部122的表面122S覆盖。由此，各半导体元件110N与元件间部111之间的沿面距离进一步变长，能够进一步抑制在各半导体元件110N与元件间部111之间产生局部放电。
放电抑制材料102由胶乳、干膜、橡胶制的密封件等构成。
在放电抑制材料102由胶乳构成的情况下，能够通过在半导体基板101涂敷胶乳的固化前流体而形成涂敷膜，使所形成的涂敷膜固化，从而形成放电抑制材料102。
通过使用喷墨装置等涂敷装置将固化前流体喷射至半导体基板101等作法，从而将固化前流体向半导体基板101涂敷。在通过喷墨装置将固化前流体喷射至半导体基板101而将固化前流体向半导体基板101涂敷的情况下，不需要用于图案化的掩模。因此，能够简化形成放电抑制材料102的工艺。另外，如图5所示，能够不损伤多个半导体元件110地将放电抑制材料102从半导体基板101剥离。
在为了进行各半导体元件110N的评价等而对各半导体元件110N施加了电压后，从半导体基板101剥离放电抑制材料102。由此，在半导体装置1的保存期间，能够抑制灰尘等异物附着于由放电抑制材料102覆盖的面。
放电抑制材料102具有开口，该开口具有各半导体元件110N的评价所需的面积，使属于各半导体元件110N的上表面电极171露出。由此，能够在放电抑制材料102附着于半导体基板101的状态下进行各半导体元件110N的评价。另外，能够有效地使用有源部121。能够在对半导体基板101进行导线键合时从半导体基板101剥离放电抑制材料102。因此，放电抑制材料102不会阻碍产品的组装。例如，能够抑制进行导线键合的区域变窄。由此，放电抑制材料102能够抑制局部放电，并且不阻碍产品的组装。另外，根据放电抑制材料102，能够抑制半导体基板101在产品的组装开始前被外部的灰尘等污染，能够抑制由于该灰尘引起的不合格率的上升。
优选胶乳的固化前流体是在常温下涂敷的。另外，胶乳的固化前流体优选在大于或等于30℃而小于或等于100℃的温度下固化，更优选在大于或等于90℃而小于或等于100℃的温度下固化。由此，能够抑制胶乳的劣化，能够进一步抑制局部放电。当胶乳的固化前流体在高于这些范围的温度下固化的情况下，出现难以抑制胶乳劣化的倾向。此外，温度越高，胶乳的劣化速度越快，在温度变高10℃的情况下变为约2倍。
胶乳的固化前流体具有在与空气、醋酸等接触的情况下凝固的性质。
胶乳的固化前流体的保存温度的优选范围为大于或等于0℃而小于或等于30℃。因此，胶乳的固化前流体能够在常温下保存。
如上所述，放电抑制材料102没有附着于各半导体元件110N的中央部191的表面191S。由此，即使在放电抑制材料102由胶乳构成的情况下，也能够抑制在为了进行各半导体元件110N的评价等而对各半导体元件110N施加了电压时从各半导体元件110N的中央部191的表面191S发出的大量的热传递至温度越高则劣化速度越快的胶乳。因此，能够抑制放电抑制材料102劣化。
构成放电抑制材料102的胶乳是合成胶乳等。优选合成胶乳具有低的玻璃化温度，更优选具有小于或等于-20℃的玻璃化温度。优选合成胶乳具有低的玻璃化温度是因为，在合成胶乳具有低的玻璃化温度的情况下，合成胶乳变得柔软，能够抑制在从半导体基板101剥离放电抑制材料102时多个半导体元件110受到损伤。因此，优选合成胶乳是含有丁二烯的合成胶乳。
根据放电抑制材料102，即使在硅酮橡胶等用于抑制局部放电的发生的部件没有按压于半导体基板101的情况下，也能够确保各半导体元件110N与元件间部111之间的沿面距离。因此，并非必须将硅酮橡胶等用于抑制局部放电的产生的部件按压于半导体基板101。由此，能够对异物附着于半导体基板101、在半导体基板101形成部件痕迹等进行抑制。
1.4半导体基板的构造的变形例
图6是示意性地图示实施方式1的第1变形例的半导体装置所具有的半导体基板的剖面图。图7是示意性地图示实施方式1的第1变形例的半导体装置的剖面图。图8是示意性地图示实施方式1的第2变形例的半导体装置所具有的半导体基板的剖面图。图9是示意性地图示实施方式1的第2变形例的半导体装置的剖面图。
图6以及图7所示的实施方式1的第1变形例的半导体装置2所具有的半导体基板201与图3以及图4所示的实施方式1的半导体装置1所具有的半导体基板101的不同点在于：不具有第2绝缘层182以及第3绝缘层183。
图8以及图9所示的实施方式1的第2变形例的半导体装置3所具有的半导体基板301与图3以及图4所示的实施方式1的半导体装置1所具有的半导体基板101的不同点在于：不具有第3绝缘层183。
1.5放电抑制材料的宽度
在半导体装置1不具有放电抑制材料102的情况下，在为了进行各半导体元件110N的评价等而对各半导体元件110N施加了电压时，有时在属于各半导体元件110N的上表面电极171与元件间部111之间产生局部放电。所产生的局部放电是火花放电现象。因此，打火电压与沿面距离之间的关系能够根据帕邢定律计算，该打火电压是产生该局部放电的电压，该沿面距离是属于各半导体元件110N的上表面电极171与元件间部111之间的沿面距离。
图10是图示实施方式1的半导体装置所具有的半导体基板的根据帕邢定律计算的打火电压与沿面距离之间的关系的图，该打火电压是在属于各半导体元件的上表面电极与元件间部之间产生局部放电的电压，该沿面距离是属于各半导体元件的上表面电极与元件间部之间的沿面距离。图10图示了25℃、75℃、125℃、150℃以及175℃各温度下打火电压与沿面距离之间的关系。
在决定放电抑制材料102的宽度时，首先，为了进行各半导体元件110N的评价等，确定在属于各半导体元件110N的上表面电极171与元件间部111之间施加的电压。另外，参照图10所示的根据帕邢定律计算的打火电压与沿面距离之间的关系，确定赋予与确定出的电压一致的打火电压的沿面距离。另外，以属于各半导体元件110N的上表面电极171与元件间部111之间的沿面距离比确定出的沿面距离长的方式决定放电抑制材料102的宽度。由此，能够抑制在属于各半导体元件110N的上表面电极171与元件间部111之间发生局部放电。
接下来，说明打火电压与赋予该打火电压的沿面距离之间的关系的理论推导。
基于帕邢定律，在相互平行的电极间发生火花放电的电压即打火电压V[V]由式(1)表示。
V＝A(pd)/(ln(pd)+B)…(1)
其中，p是周边的气体的压力[torr]，d是该电极间的距离[μm]，A以及B是由周边的气体决定的常数。
在周围气体是大气的情况下，打火电压V[V]通过实验由式[2]表示。
V＝126(pd)(log10(pd)/0.22)…(2)
另外，相对空气密度ρ由式(3)表示。
ρ＝0.386p/(273+t)…(3)
其中，t是温度[℃]。
2实施方式2
图11是图示了实施方式2的半导体元件的制造方法的流程图。
实施方式2的半导体元件的制造方法具有图11所示的步骤S1至S6。
在步骤S1中，准备半导体基板101。
在准备半导体基板101时，准备半导体晶片。
另外，向准备好的半导体晶片注入杂质，对准备好的半导体晶片进行加热。由此，在半导体晶片形成p型扩散层141以及n型扩散层142，得到图3所示的半导体晶片131。
另外，在得到的半导体晶片131之上形成电极132以及绝缘层133。由此，得到图3所示的半导体基板101。
所得到的半导体基板101具有多个半导体元件110以及作为切割线的元件间部111。多个半导体元件110由该切割线111分开。各半导体元件110N具有有源部121以及终端部122。
在步骤S1之后的步骤S2以及S3中，使图4所示的放电抑制材料102附着于半导体基板101。
在步骤S2中，将放电抑制材料102的固化前流体涂敷至准备好的半导体基板101，从而形成涂敷膜。沿切割线111涂敷固化前流体。优选地，通过喷墨装置对固化前流体进行涂敷。由此，不需要用于图案化的掩模。因此，能够简化形成放电抑制材料102的工艺。
在步骤S2之后的步骤S3中，使形成的涂敷膜固化，使该涂敷膜变化为图4所示的放电抑制材料102。在使涂敷膜固化时，对涂敷膜进行加热。
在步骤S3之后的步骤S4中，向各半导体元件110N施加电压。另外，使用施加的电压对各半导体元件110N的电气特性进行评价。
在步骤S4之后的步骤S5中，从半导体基板101剥离放电抑制材料102。
在步骤S5之后的步骤S6中，沿切割线111对半导体基板101进行切割。在对半导体基板101进行切割时，旋转的刀片沿切割线111将半导体基板101切断。由此，多个半导体元件110相互分离，得到多个芯片状的半导体元件。
根据步骤S2以及S3，在将放电抑制材料102的固化前流体沿切割线111涂敷之后加热而使其固化。由此，能够使放电抑制材料102的形状稳定，能够抑制放电抑制材料102的局部放电的抑制效果的波动。
另外，根据步骤S2以及S3，在步骤S4中对各半导体元件110N的电气特性进行评价之前，将放电抑制材料102附着于半导体基板101。由此，能够抑制在保存半导体基板101期间灰尘等异物附着至在终端部122形成的电场缓和构造、切割线111等。另外，即使在硅酮橡胶等用于抑制局部放电的发生的部件没有被按压于半导体基板101的情况下，也能够确保各半导体元件110N与元件间部111之间的沿面距离。因此，在步骤S4中，不需要将硅酮橡胶等用于抑制局部放电的发生的部件按压于半导体基板101。由此，在步骤S4中，能够对异物附着于半导体基板101、在半导体基板101形成部件痕迹等进行抑制。
此外，本发明在其发明范围内，能够自由地对各实施方式进行组合，或者适当对各实施方式进行变形、省略。
虽然详细地说明了本发明，但上述说明在所有方面都是例示，本发明不限定于此。可以理解为在不脱离本发明的范围的情况下能够想到未例示的无数变形例。
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