阅读说明：本技术 半导体电容器结构及其制备方法 (Semiconductor capacitor structure and preparation method thereof ) 是由 黄仲麟 于 2019-03-01 设计创作，主要内容包括：本公开提供一种半导体电容器结构及其制备方法。该半导体电容器结构包括一基底；一梳状底部电极,设置于该基底的上方；一顶部电极,设置于该梳状底部电极的上方；以及一介电层,夹于该顶部电极及该梳状底部电极之间。该梳状底部电极包括多个齿部及一支撑部分,该多个齿部平行于该基底,该支撑部分耦接至该多个齿部并且垂直于该基底。(The present disclosure provides a semiconductor capacitor structure and a method of fabricating the same. The semiconductor capacitor structure comprises a substrate; a comb-shaped bottom electrode disposed above the substrate; a top electrode disposed above the comb-shaped bottom electrode; and a dielectric layer sandwiched between the top electrode and the comb-shaped bottom electrode. The comb-shaped bottom electrode includes a plurality of teeth parallel to the substrate and a supporting portion coupled to the plurality of teeth and perpendicular to the substrate.)

半导体电容器结构及其制备方法

技术领域

本公开主张2018/09/10申请的美国正式申请案第16/126,258号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

本公开关于一种半导体电容器结构及其制备方法，特别涉及一种动态随机存取存储器单元内的电容器结构及其制备方法。

背景技术

动态随机存取存储器单元结构通常包括半导体基底中或基底上的金属氧化物半导体场效晶体管(metal-oxide-semiconductor field effect transistor，MOSFET)元件及电容器。这些金属氧化物半导体场效晶体管元件及电容器彼此形成串联连接。此外使用字元线及位元线可以读取及程序化动态随机存取存储器单元结构。

增加集成电路存储器的存储密度以增加单个芯片上数据存储量的趋势仍持续进行。为解决结构尺寸减小的挑战，一些动态随机存取存储器结构被设计出来，其中的设计包括于基底表面上方具有垂直延伸的电容器(“堆叠”电容器)或是于基底表面下方具有电容器(“沟槽”电容器)。通过采用更多的三维结构，这种动态随机存取存储器的设计所占据的基底表面积会更少，提供具有更大电容的存储电容器。

但是，当动态随机存取存储器单元结构关键尺寸减小到次20纳米(nm)级时，由于占据面积太小因此不能使用当前的黄光刻(photolithography)制程来形成具有非常高的、垂直圆柱形状的电容器。因此，需要提供一种动态随机存取存储器单元结构中具有高电容的电容器及其制备方法。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开提供一种半导体电容器结构。该半导体电容器结构包括一基底；一梳状底部电极，设置于该基底的上方；一顶部电极，设置于该梳状底部电极的上方；以及一介电层，夹于该顶部电极及该梳状底部电极之间。在一些实施例中，该梳状底部电极包括多个齿部及一支撑部分，该多个齿部平行于该基底，该支撑部分耦接至该多个齿部并且垂直于该基底。

在一些实施例中，该多个齿部的相邻齿对之间的距离相同。

在一些实施例中，该介电层完全接触该梳状底部电极的一表面。

在一些实施例中，该多个齿部包括一最低齿，该最低齿的一厚度大于其他齿部的一厚度。

在一些实施例中，该其他齿部的该厚度介于大约1纳米(nm)与大约100纳米之间。

在一些实施例中，该多个齿部包括一最高齿，并且一绝缘层设置于该最高齿上方。

在一些实施例中，该介电层通过该绝缘层与该最高齿的一顶表面分开。

在一些实施例中，该半导体电容器结构还包括一接触垫。在一些实施例中，该梳状底部电极设置于该接触垫上方并且电连接至该接触垫。

在一些实施例中，该接触垫及该梳状底部电极包括不同材质。

本公开另提供一种半导体电容器结构的制备方法。该制备方法包括下列步骤。提供一多层结构，包括多个第一绝缘层以及多个导电层，该多个第一绝缘层与该多个导电层交替排列。图案化该多层结构以形成多个柱体。在一些实施例中，该多个柱体通过多个第一沟槽彼此分开。形成一支撑层于该多个柱体中的每一个柱体的侧壁上。使用一第二绝缘层填充该多个第一沟槽。移除部分的该第二绝缘层及该支撑层的一部分以形成多个第二沟槽。在一些实施例中，该多个第二沟槽暴露该多个第一绝缘层及该多个导电层。移除该多个第一绝缘层及该第二绝缘层以形成多个梳状底部电极。形成一介电层以覆盖该多个梳状底部电极。形成多个顶部电极于该介电层上方。

在一些实施例中，该多个导电层中的两个形成该多层结构的一顶部及一底部。

在一些实施例中，该多个第一绝缘层的一厚度大于该多个导电层的一厚度。

在一些实施例中，形成该多个柱体的步骤还包括：形成一图案化硬遮罩于该多层结构上方，通过该图案化硬遮罩移除部分的该多层结构。

在一些实施例中，该第一介电层覆盖该图案化硬遮罩的一顶表面。

在一些实施例中，形成该多个第二沟槽后移除该图案化硬遮罩。

在一些实施例中，该多个第一沟槽的一宽度介于大约5纳米与大约200纳米之间。

在一些实施例中，该多个第二沟槽的一宽度小于该多个第一沟槽的一该宽度。

在一些实施例中，该多个第一沟槽的一宽度介于大约5纳米与大约200纳米之间。

在一些实施例中，该多个第二沟槽中的每一个沟槽的部分侧壁由该第二绝缘层形成，该多个第二沟槽中的每一个沟槽的其他部分由该多个导电层及该多个第一绝缘层形成。

在一些实施例中，该多个梳状结构中的每一个结构包括该多个导电层及该支撑层的一部分，该支撑层的一部分耦接至该多个导电层。

本公开提供梳状底部电极。就一般熟知的，电容是设计几何形状(例如电极的表面积与它们之间的距离)与介电常数(电容器电极之间的介电材料)的函数。本公开的梳状配置增加了电极的表面积。因此，由于梳状配置，增加了本公开提供的半导体电容器结构的电容而不增加电容器结构所占据的面积。

相对地，比较非梳状底部电极，需要复杂的黄光刻及蚀刻制程来形成更薄更高的电极以增加表面积。而且，可观察到这种薄的、高的底部电极可能会塌陷。因此，用于形成动态随机存取存储器单元结构的现有制程不仅复杂，并且还可能造成产品产量及可靠性的降低。

上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的构思和范围。

附图说明

参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。

图1是流程图，例示本公开第一实施例的半导体电容器结构的制备方法。

图2A、图3A、图4A、图5A、图6A、图7A、图8A及图9A是示意图，例示本公开第一实施例的半导体电容器结构的制备方法的各种制造阶段。

图2B、图3B、图4B、图5B、图6B、图7B、图8B及图9B分别是图2A、图3A、图4A、图5A、图6A、图7A、图8A及图9A沿剖面线I-I'的剖视图。

图10是流程图，例示本公开第二实施例的半导体结构的制备方法。

图11A、图12A、图13A及图14A是示意图，例示本公开第二实施例的半导体电容器结构的制备方法的各种制造阶段。

图11B、图12B、图13B及图14B分别是图11A、图12A、图13A及图14A沿剖面线II-II'的剖视图。

其中，附图标记列表如下：

10 制备方法

12 制备方法

100 步骤

102 步骤

104 步骤

106 步骤

108 步骤

110 步骤

112 步骤

114 步骤

120 步骤

122 步骤

124 步骤

126 步骤

128 步骤

129 步骤

130 步骤

132 步骤

134 步骤

200 基底

200 基底

202 接触垫

204 图案化硬遮罩

210 多层结构

212 绝缘层

214 导电层

214L 最低齿

214T 最高齿

216 支撑层

220 柱体

222 第一沟槽

224 第二绝缘层

226 第二沟槽

230 梳状底部电极

232 介电层

234 顶部电极

240 半导体电容器结构

300 基底

302 接触垫

304 图案化硬遮罩

310 多层结构

312 绝缘层

314 导电层

314L 最低齿

314T 最高齿

316 支撑层

320 柱体

324 第二绝缘层

326 第二沟槽

330 梳状底部电极

332 介电层

334 顶部电极

340 半导体电容器结构

D 间距

Tc 厚度

Tc' 厚度

Ti 厚度

W1 宽度

W2 宽度

W3 宽度

具体实施方式

本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。

“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。

为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了实施方式之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于实施方式的内容，而是由权利要求定义。

此处使用的术语"经图案化"或"图案化"用于描述于一表面上形成预定图案的操作。图案化操作包括各种步骤和程序，并且根据不同的实施例而变化。在一些实施例中，采用一图案化程序以图案既有的一个膜或一个层。图案化程序包括于现有膜或层上形成遮罩，并且使用蚀刻或其他去除程序去除未遮罩的膜或层。遮罩可以是光刻胶或硬遮罩。在一些实施例中，采用一图案化程序以直接形成一图案层于一表面上方。图案化程序包括于表面上方形成光感薄膜，进行一黄光刻程序，以及执行显影程序。残留的光感薄膜被保留并整合至半导体元件中。

图1是流程图，例示本公开第一实施例的半导体电容器结构的制备方法10。半导体电容器结构的制备方法10包括：步骤100：提供一多层结构，该多层结构包括多个第一绝缘层以及多个导电层。根据第一实施例，该第一绝缘层与该导电层交替排列。半导体电容器结构的制备方法10还包括步骤102：图案化该多层结构以形成多个柱体。在第一实施例中，该多个柱体通过多个第一沟槽彼此分开。半导体电容器结构的制备方法10还包括步骤104：形成一支撑层于该多个柱体中的每一个柱体的侧壁上方。半导体电容器结构的制备方法10还包括步骤106：使用一第二绝缘层填充该多个第一沟槽。半导体电容器结构的制备方法10还包括步骤108：移除部分的该第二绝缘层及该支撑层的一部分以形成该多个第二沟槽。在第一实施例中，该多个第二沟槽暴露该多个第一绝缘层及该多个导电层。半导体电容器结构的制备方法10还包括步骤110：移除该多个第一绝缘层及该第二绝缘层以形成多个梳状底部电极。半导体电容器结构的制备方法10还包括步骤112：形成一介电层以覆盖该多个梳状底部电极。半导体电容器结构的制备方法10还包括步骤114：形成多个顶部电极于该介电层上方。将根据一个或多个实施例，更进一步地描述此半导体电容器结构10的制备方法。

图2A、图3A、图4A、图5A、图6A和7A是剖面示意图，例示本公开第一实施例的半导体结构的制备方法10的各种制造阶段，以及图2B、图3B、图4B、图5B、图6B、图7B、图8B及图9B分别是图2A、图3A、图4A、图5A、图6A、图7A、图8A及图9A沿剖面线I-I'的剖视图。参照图2A及图2B，提供一基底200。基底200可以包括硅(Si)、镓(Ga)、砷化镓(GaAs)、氮化镓(GaN)，应变硅(strained silicon)，硅锗(SiGe)、碳化硅(SiC)，钻石，外延层(epitaxy layer)其组合，但是本公开不限于此。一井区(未示出)可以形成于基底200中。井区可以是中性，或者可以是n型或p型掺杂区，这取决于的后形成的晶体管管结构的导电类型。一隔离结构(未示出)，例如一浅沟槽隔离(下文缩写为STI)结构形成于基底200中以定义至少一主动区(未示出)。

仍旧参照图2A，至少一栅极结构(未示出)设置于基底200中的主动区204中。在一些实施例中，该栅极结构可以是一埋入式栅极结构，但是本公开不限于此。一第一源极与漏极区及一第二源极与漏极区(未示出)形成于埋入式栅极结构的两个相对侧处的主动区中。一位元线结构(未示出)形成于该第一源极与漏极区的上方。在一些实施例中，该位元线结构以及该第一源极与漏极区通过一接触插塞(示未出)电连接。接触垫202形成于该第二源极与漏极区的上方并且通过一接触插塞(未示出)电连接该第二源极与漏极区。

参照图2A及图2B，根据步骤102，提供一多层结构210。在一些实施例中，多层结构210形成于基底200的上方。多层结构210包括多个绝缘层212及多个导电层214。在一些实施例中，一图案化硬遮罩204可以形成于该多层结构210上方。硬遮罩图案204可以包括绝缘材料。如图2B所示，绝缘层212与导电层214交替排列。根据第一实施例该多个导电层214中的两个形成该多层结构210的一顶部及一底部。图案化硬遮罩204因此接触导电层214，并且做为多层结构210的该顶部。在一些实施例中，做为多层结构210的该底部的导电层214的一厚度Tc'大于其他导电层214的一厚度Tc，但是本公开不限于此。此外，做为多层结构210的该底部的导电层214与接触垫202接触。

多个绝缘层212可以包括氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐(PSG)、硼硅酸盐(BSG)等，但本公开不限于此。多个导电层可包以括氮化钛(TiN)、钛(Ti)、氮化钨(WN)、钨(W)、钽(Ta)，掺杂多晶硅(即N掺杂多晶硅或P掺杂多晶硅)、碳(C)、钴(Co)等，但是本公开不限于此。多个绝缘层212的一厚度Ti大于该多个导电层的该厚度Tc。在一些实施例中，多个绝缘层212的厚度Ti与多个导电层214的厚度Tc的比值在1和10之间，但是本公开不限于此。在一些实施例中，多个绝缘层212的一厚度Ti介于大约10纳米(nm)与大约100纳米之间，但是本公开不限于此。在一些实施例中，多个导电层214的一厚度Tc介于大约1纳米(nm)与大约10纳米之间，但是本公开不限于此。

参照图3A及图3B，根据步骤102，图案化多层结构210以形成多个柱体220。在一些实施例中，通过该图案化硬遮罩204移除部分的该多层结构210，因此多个柱体220形成于该基底200的上方。如图3A及图3B，多个柱体220通过多个第一沟槽222彼此分开。此外，多个第一沟槽22彼此互相耦接，如图3A所示。在一些实施例中，该多个柱体的一宽度W1介于大约5纳米与大约200纳米之间，但是本公开不限于此。在一些实施例中，多个柱体220的一宽度W1可以等于多个柱体220的一直径。在一些实施例中，该多个第一沟槽222的一宽度W2介于大约5纳米与大约200纳米之间，但是本公开不限于此。在一些实施例中，多个柱体220中的每一个柱体形成于接触垫202中的一个的上方。在一些实施例中，多个柱体220中的每一个柱体部分地重叠接触垫202中的一个，如图3B所示，但是本公开不限于此。

参照图4A和图4B，一导电层形成于基底200的上方，并且执行一回蚀以移除部分的该导电层。因此，根据步骤104，形成一支撑层216于多个柱体220中的每一个柱体的侧壁上方。支撑层216包括的材料与多个导电层214中包括的材料相同。在一些实施例中，支撑层216的一厚度可以与多个导电层214的该厚度相同，但是本公开不限于此。如图4B所示，支撑层216接触多个导电层214。在一些实施例中，多个第一绝缘层212被有效地密封于多个导电层214及支撑层216内。

参照图5A和图5B，根据步骤106，形成一第二绝缘层224以填充该多个第一沟槽222。在一些实施例中，可以执行一平坦化，因此第二绝缘层224的一顶表面与图案化硬遮罩204的一顶表面实质上共面。在一些实施例中，第二绝缘层224包括的材料与该多个第一绝缘层212中包括的材料相同。

参照图6A及6B，根据步骤108，移除部分的第二绝缘层224及支撑层216的一部分以形成多个第二沟槽226于基底200上方。在一些实施例中，在步骤108中，移除多个柱体220中的每一个柱体的一部分(亦即，多个第一绝缘层212及多个导电层214)。在一些实施例中，多个第二沟槽226中的每一个沟槽暴露每一个柱体220的多个第一绝缘层212及多个导电层214。每个第二沟槽226部分地形成在多个柱体210中的至少一个柱体内。如图6A所示，每个第二沟槽226可以被形成并且部分地位于一个柱体220内、每个第二沟槽226可以被形成并且部分地位于两个柱体220内、或者每个第二沟槽226可以被形成并且部分地位于三个柱体220内。在其他实施例中，第二沟槽226可以被形成并且部分地位于四个或更多柱体220内，取决于制程或是产品的需求。柱体220中的每一个柱体具有通过一个第二沟槽226所暴露的一侧面，如图6A所示。具体地，多个第一绝缘层212及多个导电层214通过第二沟槽226以及第二绝缘层224暴露。换句话说，多个第二沟槽226中的每一个沟槽的部分侧壁由该第二绝缘层224形成，该多个第二沟槽226中的每一个沟槽的其他部分由该多个导电层214及该多个第一绝缘层212形成。在一些实施例中，多个第二沟槽226的一宽度W3小于多个第一沟槽222的一该宽度W2。

参照图7A及图7B所示，根据步骤110，通过多个第二沟槽226中的每一个沟槽所暴露的多个第一绝缘层212及第二绝缘层224被完全移除，因此形成多个梳状底部电极230。换句话说，多个柱体220被变换为多个梳状底部电极230。如图7B所示，多个梳状结构230中的每一个结构包括多个导电层214及支撑层216的一部分，支撑层216的一部分耦接至多个导电层214。

参照图8A及图8B，根据步骤112，形成一介电层232以覆盖多个梳状底部电极230。在一些实施例中，介电层232的一厚度介于大约3纳米与大约20纳米之间，但是本公开不限于此。在一些实施例中，介电层232可以包括氧化物/氮化硅/氧化物(ONO)或高-k介电材料，例如Ta2O5，但是本公开不限于此。如图8B所示，介电层232覆盖每个梳状底部电极230的多个导电层214及支撑层216所暴露的表面。在一些实施例中，介电层232覆盖图案化硬遮罩204的一顶表面。在一些实施例中，介电层232覆盖接触垫202。

参照图9A及9B，根据步骤114，形成多个顶部电极234于介电层232上方。在一些实施例中，多个顶部电极234包括的材料与梳状底部电极230中包括的材料相同。在一些实施例中，多个顶部电极234的一厚度可以与梳状底部电极230(亦即，多个导电层214及支撑层216)的该厚度相同，但是本公开不限于此。在替代实施例中，多个顶部电极234的一厚度可以与梳状底部电极230的该厚度不同。多个顶部电极234中的每一个电极通过介电层232与多个梳状底部电极230中的每一个电极分开。此外，顶部电极234通过图案化硬遮罩204更与最顶部导电层214分分开，如图9B所示。

因此，本公开提供了一种半导体电容器结构240。如图9A及图9B，半导体电容器结构240包括基底200；梳状底部电极230，设置于基底200的上方；顶部电极234，设置于梳状底部电极230的上方；以及介电层232夹于顶部电极234及梳状底部电极230之间。如图9B所示，梳状底电极230包括由多个导电层214形成的多个齿部214，以及由支撑层216形成的支撑部216。如图9B所示，多个齿部214沿平行于基底200的一表面的一方向延伸，支撑部216沿垂直于基底200的该表面的一方向延伸。换句话说，多个齿部214平行于基底200，支撑部216垂直于基底200。

梳状底部电极230的齿部214中的每一个齿部与其他齿部214分开一距离D。在一些实施例中，相邻的齿部214之间的距离D相同，但是本公开不限于此。在一些实施例中，多个齿部214包括一最高齿214T，图案化硬遮罩204(亦即一绝缘层)设置于最高齿214T上方。因此，介电层232通过绝缘层204与该最高齿的一顶表面分开。在一些实施例中该多个齿部214包括一最低齿214L，最低齿214L的一厚度大于齿部214其他齿部的一厚度。在一些实施例中，梳状底部电极230设置于接触垫202上方，最低齿214L电连接至接触垫202，接触垫202电连接至动态随机存取存储器单元的晶体管的第二源极与漏极区。在一些实施例中，接触垫202及梳状底部电极230包括不同材质。在一些实施例中，接触垫202及梳状底部电极230包括相同材质。在一些实施例中，最低齿214L可以做为一接触垫，该接触垫电连接至动态随机存取存储器单元的的晶体管元件的该第二源极与漏极区。

仍旧参照图9A及图9B，电容是设计几何形状(例如电极230及电极234的表面积与它们之间的距离)与介电常数(半导体电容器结构240的电极230及电极234之间的介电层232)的函数。此底部电极230的梳状配置增加了电极230及电极234的表面积。因此，由于梳状配置，增加了本公开提供的半导体电容器结构240的电容。

图10是流程图，例示本公开第二实施例的半导体结构的制备方法12。半导体电容器结构的制备方法12包括步骤120：提供一多层结构，该多层结构包括多个第一绝缘层以及多个导电层。根据第二实施例，该第一绝缘层与该导电层交替排列。半导体电容器结构的制备方法12还包括步骤122：通过一图案化硬遮罩图案化该多层结构以形成多个柱体。在第二实施例中，该多个柱体通过多个第一沟槽彼此分开。半导体电容器结构的制备方法12还包括步骤124：形成一支撑层于该多个柱体中的每一个柱体的侧壁上方。半导体电容器结构的制备方法12还包括步骤126：使用一第二绝缘层填充该多个第一沟槽。半导体电容器结构的制备方法12还包括步骤128：移除部分的该第二绝缘层及该支撑层的一部分以形成该多个第二沟槽。在第二实施例中，该多个第二沟槽暴露该多个第一绝缘层及该多个导电层。半导体电容器结构的制备方法12还包括步骤129：移除该图案化硬遮罩。半导体电容器结构的制备方法12还包括步骤130：移除该多个第一绝缘层及该第二绝缘层以形成多个梳状底部电极。半导体电容器结构的制备方法12还包括步骤132：形成一介电层以覆盖该多个梳状底部电极。半导体电容器结构的制备方法12还包括步骤134：形成多个顶部电极于该介电层上方。将根据第一实施例，更进一步地描述此半导体电容器结构12的制备方法。

图11A、图12A、图13A、图14是示意图，例示本公开第二实施例的半导体结构的制备方法12的各种制造阶段，以及图11B、图12B、图13B及图14B分别是图11A、图12A、图13A及图14A沿剖面线II-II'的剖视图。应该理解的是，第一和第二实施例中的类似特征可以包括类似的材料，因此为了简洁起见省略了这些细节。

参照图11A及图11B，提供一基底300。一井区(未示出)可以形成于基底300中。井区可以是中性，或者可以是n型或p型掺杂区，这取决于之后形成的晶体管管结构的导电类型。一隔离结构(未示出)，例如一浅沟槽隔离(STI)结构形成于基底300中以定义至少一主动区(未示出)。至少一栅极结构(未示出)设置于基底300中的主动区中。在一些实施例中，该栅极结构可以是一埋入式栅极结构，但是本公开不限于此。一第一源极与漏极区(未示出)及一第二源极与漏极区(未示出)形成于该埋入式栅极结构的两个相对侧处的主动区中。一位元线结构(未示出)形成于该第一源极与漏极区的上方。在一些实施例中，该位元线结构以及该第一源极与漏极区通过一接触插塞(示未出)电连接。一接触垫302形成于该第二源极与漏极区的上方并且通过一接触插塞(未示出)电连接该第二源极与漏极区。

仍旧参照图11A及图11B，根据步骤120，提供一多层结构310。在一些实施例中，多层结构310形成于基底300的上方。多层结构310包括多个绝缘层312及多个导电层314。在一些实施例中，一图案化硬遮罩304可以形成于该多层结构310上方。如图11B所示，绝缘层312与导电层314交替排列。多层结构310的配置可以与多层结构210的配置类似，为了简洁起见，省略了这些细节。

仍旧参照图11A及图11B，根据步骤122，通过图案化硬遮罩304图案化多层结构310以形成多个柱体320于基底300的上方。如图11A及图11B，多个柱体320通过多个第一沟槽(未示出)彼此分开。在一些实施例中，多个柱体320中的每一个柱体形成于接触垫302中的一个的上方。在一些实施例中，多个柱体320中的每一个柱体部分地重叠接触垫302中的一个，如图B11所示，但是本公开不限于此。

仍旧参照图11A和图11B，一导电层形成于基底300的上方，并且执行一回蚀以移除部分的该导电层。因此，根据步骤124，形成一支撑层316于多个柱体320中的每一个柱体的侧壁上方。支撑层316包括的材料与多个导电层314中包括的材料相同。在一些实施例中，支撑层316的一厚度可以与多个导电层314的该厚度相同，但是本公开不限于此。如图B11所示，支撑层316接触多个导电层314。

仍旧参照图11A及图11B，根据步骤126，形成一第二绝缘层324以填充该多个第一沟槽。在一些实施例中，可以执行一平坦化，因此第二绝缘层324的一顶表面与图案化硬遮罩304的一顶表面实质上共面。

仍旧参照图11A及11B，根据步骤128，移除部分的第二绝缘层324及支撑层316的一部分以形成多个第二沟槽326于基底300上方。在一些实施例中，在步骤108中，移除多个柱体320中的每一个柱体的一部分(亦即，多个第一绝缘层312及多个导电层314)。在一些实施例中，多个第二沟槽326中的每一个沟槽暴露每一个柱体320的多个第一绝缘层312及多个导电层314。每个第二沟槽326部分地形成在多个柱体310中的至少一个柱体内。如图11A所示，每个第二沟槽326可以被形成并且部分地位于一个柱体320内、每个第二沟槽326可以被形成并且部分地位于两个柱体320内、或者每个第二沟槽326可以被形成并且部分地位于三个柱体320内。在其他实施例中，第二沟槽326可以被形成并且部分地位于四个或更多柱体320内，取决于制程或是产品的需求。柱体320中的每一个柱体具有通过一个第二沟槽326所暴露的一侧面，如图11A所示。具体地，多个第一绝缘层312及多个导电层314通过第二沟槽326以及第二绝缘层324暴露。换句话说，多个第二沟槽326中的每一个沟槽的部分侧壁由该第二绝缘层324形成，该多个第二沟槽326中的每一个沟槽的其他部分由该多个导电层314及该多个第一绝缘层312形成。

参照12A及图12B，根据步骤129，移除图案化硬遮罩304。在一些实施例中，图案化硬遮罩304使得多个柱体320中的每一个柱体成为一顶部重型结构(top-heavystructure)。通过移除图案化硬遮罩304，多个柱体320中的每一个柱体的重量分布得到平衡，因此可以防止倾倒或倾斜。

参照图13A及图13B所示，根据步骤130，通过多个第二沟槽326中的每一个沟槽所暴露的多个第一绝缘层312及第二绝缘层324被完全移除，因此形成多个梳状底部电极330。换句话说，多个柱体320被变换为多个梳状底部电极330。如图13B所示，多个梳状结构330中的每一个结构包括多个导电层314及支撑层316的一部分，支撑层316的一部分耦接至多个导电层314。

参照图14A及图14B，根据步骤132，形成一介电层332以覆盖多个梳状底部电极330。如图14B所示，介电层332覆盖每个梳状底部电极330的多个导电层314及支撑层316所暴露的表面。换句话说，介电层332完全接触多个梳状底部电极330中的每一个的一表面。此外，在一些实施例中，介电层332覆盖接触垫302。

仍旧参照图14A及14B，根据步骤134，形成多个顶部电极334于介电层332上方。多个顶部电极334中的每一个电极通过介电层332与多个梳状底部电极330中的每一个电极分开。

因此，本公开提供了一种半导体电容器结构340。如图14A及图14B，半导体电容器结构340包括基底300；梳状底部电极330，设置于基底300的上方；顶部电极334，设置于梳状底部电极330的上方；以及介电层332夹于顶部电极334及梳状底部电极330之间。如图14B所示，梳状底电极330包括由多个导电层314形成的多个齿部314，以及由支撑层316形成的支撑部316。如图14B所示，多个齿部314沿平行于基底300的一表面的一方向延伸，支撑部316沿垂直于基底300的该表面的一方向延伸。换句话说，多个齿部314平行于基底300，支撑部316垂直于基底300。

梳状底部电极330的齿部314中的每一个齿部与其他齿部314分开一距离D。在一些实施例中，相邻的齿部314之间的距离D相同，但是本公开不限于此。在一些实施例中，多个齿部314包括一最高齿314T，介电层332接触最高齿314T的该顶表面。在一些实施例中该多个齿部314包括一最低齿314L，最低齿314L的一厚度大于齿部314其他齿部的一厚度。在一些实施例中，梳状底部电极330设置于接触垫302上方，最低齿314L电连接至接触垫302，接触垫302电连接至动态随机存取存储器单元的晶体管的第二源极与漏极区。在一些实施例中，接触垫302及梳状底部电极330包括不同材质。在替代实施例中，接触垫302及梳状底部电极330包括相同材质。在一些实施例中，最低齿314L可以做为一接触垫，该接触垫电连接至动态随机存取存储器单元的的晶体管元件的该第二源极与漏极区。

仍旧参照图14A及图14B，电容是设计几何形状(例如电极330及电极334的表面积与它们之间的距离)与介电常数(半导体电容器结构340的电极330及电极334之间的介电层332)的函数。此底部电极330的梳状配置增加了电极330及电极334的表面积。因此，由于梳状配置，增加了本公开提供的半导体电容器结构340的电容。

本公开提供梳状底部电极230及梳状底部电极330。就一般熟知的，电容是设计几何形状(例如电极的表面积与它们之间的距离)与介电常数(电容器电极之间的介电材料)的函数。此梳状配置增加了电极的表面积。因此，由于梳状配置，增加了本公开提供的半导体电容器结构240及240的电容而不增加电容器结构所占据的面积。

相对地，比较非梳状底部电极，需要复杂的黄光刻及蚀刻制程来形成更薄更高的电极以增加表面积。而且，可观察到这种薄的、高的底部电极可能会塌陷。因此，用于形成动态随机存取存储器单元结构的现有制程不仅复杂，并且还可能造成产品良率及可靠性的降低。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。

再者，本公开的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，这些制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。