阅读说明：本技术 形成并联电容器的方法及并联电容器 (Method for forming parallel capacitor and parallel capacitor ) 是由 邹永金 于 2019-09-09 设计创作，主要内容包括：本发明提供了一种形成并联电容器的方法及并联电容器,形成并联电容器的方法包括：提供一衬底,所述衬底上形成有第一导电层、第一介质层及第二导电层,所述第一导电层、第一介质层及第二导电层构成第一电容器；在所述第二导电层上形成第二介质层及隔离层,并研磨去除所述第二介质层上的隔离层；在所述第二介质层上形成互连层,所述互连层、所述第二介质层及所述第二导电层构成第二电容器,所述第一电容器和所述电容器构成并联电容器。在无需增加新的光罩的情况下形成与所述第一电容器并联的第二电容器,提高了器件的总电容值。(The invention provides a method for forming a parallel capacitor and the parallel capacitor, wherein the method for forming the parallel capacitor comprises the following steps: providing a substrate, wherein a first conducting layer, a first dielectric layer and a second conducting layer are formed on the substrate, and the first conducting layer, the first dielectric layer and the second conducting layer form a first capacitor; forming a second dielectric layer and an isolation layer on the second conducting layer, and grinding to remove the isolation layer on the second dielectric layer; and forming an interconnection layer on the second dielectric layer, wherein the interconnection layer, the second dielectric layer and the second conductive layer form a second capacitor, and the first capacitor and the capacitor form a parallel capacitor. And a second capacitor connected with the first capacitor in parallel is formed without adding a new photomask, so that the total capacitance value of the device is improved.)

形成并联电容器的方法及并联电容器

技术领域

本发明涉及半导体制造技术领域，特别涉及一种形成并联电容器的方法及并联电容器。

背景技术

PIP(多晶硅-绝缘层-多晶硅)电容器是一种广泛应用于频率调制和防止模拟电路发射噪声的器件。

但是目前的PIP结构的电容器通常存在电容值较小的问题，从而导致集成电路的滤波效果差的缺陷。目前为了提高PIP结构的电容器的电容值，通常的做法是使用新的光罩，在一PIP结构的电容器上再形成与其并联的另一PIP结构的电容器，但是这样会额外增加光刻、刻蚀等多道工艺步骤，这势必增加了工艺时长，降低了工作效率，同时也不符合尺寸较小的半导体器件的要求，所以急需一种新的形成并联电容器的方法，以在尽量不增加额外的工艺步骤的情况下来解决PIP结构的电容器的电容值较小的问题。

发明内容

本发明的目的在于提供一种形成并联电容器的方法及并联电容器，以解决在不增加额外的工艺步骤的情况下增大PIP结构的电容器的电容值的问题。

为解决上述技术问题，本发明提供一种形成并联电容器的方法，包括：

提供一衬底；

依次形成第一导电层、第一介质层以及第二导电层，所述第一导电层覆盖所述衬底的部分表面，所述第一介质层覆盖所述第一导电层，所述第二导电层覆盖所述第一介质层的部分表面及所述衬底，其中，相互堆叠的所述第一导电层、第一介质层及第二导电层构成第一电容器；

形成第二介质层，所述第二介质层覆盖所述第二导电层；

形成隔离层，所述隔离层覆盖所述第二介质层及所述第一介质层；

执行化学机械研磨工艺，以去除位于所述第二介质层上的所述隔离层；

形成第一插塞、第二插塞和互连层，所述第一插塞贯穿所述隔离层以及第一介质层并与所述第一导电层电连接，所述第二插塞贯穿所述隔离层以及第二介质层并与所述第二导电层电连接，所述互连层形成于所述隔离层以及第二介质层上，所述第一插塞和第二插塞分别与所述互连层电连接，且所述第一插塞和第二插塞相互绝缘。

可选的，在所述形成并联电容器的方法中，所述第二导电层、所述第二介质层及所述互联层构成第二电容器，所述第一电容器和所述第二电容器构成并联电容器，所述并联电容器的电容值大于或者等于3.3fF/μm²。

可选的，在所述形成并联电容器的方法中，所述第一介质层的材质为氧化硅。

可选的，在所述形成并联电容器的方法中，通过高温氧化工艺形成所述第一介质层。

可选的，在所述形成并联电容器的方法中，所述第二介质层的材质为氮化硅或者氮氧化硅。

可选的，在所述形成并联电容器的方法中，所述第一导电层、第二导电层的材质均为多晶硅。

可选的，在所述形成并联电容器的方法中，所述第一介质层的厚度介于之间。

可选的，在所述形成并联电容器的方法中，所述第二介质层的厚度介于 之间。

可选的，在所述形成并联电容器的方法中，所述第一导电层的厚度介于之间。

可选的，在所述形成并联电容器的方法中，所述第二导电层的厚度介于之间。

基于同一发明构思，本发明还提供一种并联电容器，包括：

衬底，所述衬底上形成有第一导电层、第一介质层以及第二导电层，所述第一导电层覆盖所述衬底的部分表面，所述第一介质层覆盖所述第一导电层，所述第二导电层覆盖所述第一介质层的部分表面及所述衬底，其中，相互堆叠的所述第一导电层、第一介质层及第二导电层构成第一电容器；

第二介质层，所述第二介质层覆盖所述第二导电层；

隔离层，所述隔离层覆盖所述第一介质层及所述第二介质层的部分表面；

第一插塞，所述第一插塞贯穿所述隔离层以及第一介质层并与所述第一导电层电连接；

第二插塞，所述第二插塞贯穿所述隔离层以及第二介质层并与所述第二导电层电连接；以及，

互连层，所述互连层形成于所述隔离层以及第二介质层上，所述第一插塞和第二插塞分别与所述互连层电连接，且所述第一插塞和第二插塞相互绝缘，其中，相互堆叠的所述互连层、所述第二介质层及所述第二导电层构成第二电容器，所述第一电容器和所述第二电容器构成并联电容器。

综上，本发明提供一种形成并联电容器的方法及并联电容器，形成并联电容器的方法包括：提供一衬底，所述衬底上依次形成有第一导电层、第一介质层及第二导电层，其中，所述第一导电层、第一介质层及第二导电层构成第一电容器；在所述第二导电层上形成第二介质层；在所述第二介质层及所述第一介质层上形成隔离层，并研磨去除所述第二介质层表面的隔离层；在所述第二介质层上形成互连层，其中，所述互连层、所述第二介质层及所述第二导电层构成第二电容器，所述第一电容器和所述第二电容器构成并联电容器。在不需要增加新光罩以及新的工艺步骤的情况下，通过研磨去除所述第二介质层表面的隔离层并利用所述第二介质层作为所述第二导电层和所述互连层的中间绝缘介质以得到与所述第一电容器并联的第二电容器，所述第一电容器与第二电容器构成的并联电容器使得器件的总电容值有了显著的提高。

附图说明

图1是本发明实施例的形成并联电容器的方法流程图；

图2-图6是本发明实施例形成并联电容器的各工艺步骤中的半导体结构图；

其中，附图标记说明：

100-衬底，110-第一导电层，120-第一介质层，130-第二导电层，140-第二介质层，150-隔离层，160-互连层，200-第一电容器，210-第一插塞，220-第二插塞，300-第二电容器，310-沟槽。

具体实施方式

以下结合附图和具体实施例对本发明提出的形成并联电容器的方法及并联电容器作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。

本发明提供一种形成并联电容器的方法，参考图1，图1是本发明实施例的形成并联电容器的方法流程图，所述形成并联电容器的方法包括：

S10：提供一衬底；

S20：依次形成第一导电层、第一介质层以及第二导电层，所述第一导电层覆盖所述衬底的部分表面，所述第一介质层覆盖所述第一导电层，所述第二导电层覆盖所述第一介质层的部分表面及所述衬底，其中，相互堆叠的所述第一导电层、第一介质层及第二导电层构成第一电容器；

S30：形成第二介质层，所述第二介质层覆盖所述第二导电层；

S40：形成隔离层，所述隔离层覆盖所述第二介质层及所述第一介质层；

S50：执行化学机械研磨工艺，以去除位于所述第二介质层上的所述隔离层；

S60：形成第一插塞、第二插塞和互连层，所述第一插塞贯穿所述隔离层以及第一介质层并与所述第一导电层电连接，所述第二插塞贯穿所述隔离层以及第二介质层并与所述第二导电层电连接，所述互连层形成于所述隔离层以及第二介质层上，所述第一插塞和第二插塞分别与所述互连层电连接，且所述第一插塞和第二插塞相互绝缘。

具体的，参考图2-图6，图2-图6是本发明实施例形成并联电容器的各工艺步骤中的半导体结构图。

首先，如图2所示，提供一衬底100；依次形成第一导电层110、第一介质层120以及第二导电层130，所述第一导电层110覆盖所述衬底100的部分表面，所述第一介质层120覆盖所述第一导电层110，在靠近未被所述第一导电层110覆盖的所述衬底100侧的所述第一导电层110完全被所述第一介质层120覆盖，这样使得所述第一导电层110可以和后续形成在所述第一介质层120以及未被所述第一导电层110覆盖的所述衬底100的所述第二导电层130完全隔绝开来，所述第二导电层130覆盖所述第一介质层120的部分表面及所述衬底100(未被所述第一导电层110覆盖的所述衬底100)，其中，相互堆叠的所述第一导电层110、第一介质层120及第二导电层130构成第一电容器200。具体的，所述衬底100可以是单晶硅、多晶硅、非晶硅中的一种，所述衬底100的材料也可以是砷化镓、硅稼化合物等，所述衬底100还可以具有绝缘层上硅或硅上外延层结构，当然，所述衬底100还可以是由其它半导体材质制成，这里不再一一列举。此外，在所述衬底100中可以具有N阱或P阱等公知的结构。进一步的，所述第一导电层110、第二导电层130的材质均为多晶硅，在形成第二导电层130之后，需要通过光刻、刻蚀、原子层沉积(ALD)等工艺在所述第一导电层110表面后续需要与第一插塞的位置以及在所述第二导电层130表面后续需要与第二插塞接触的位置均形成钴化合物薄膜，从而使得材质为多晶硅的所述第一导电层110、第二导电层130在特定的位置具备导电功能，从而实现后续所述第一导电层110与第一插塞210的电连接以及所述第二导电层130与第二插塞220的电连接，部分表面覆盖有钴化合物薄膜的所述第一导电层110作为后续形成的所述第一电容器200的上极板，部分表面覆盖有钴化合物薄膜的所述第二导电层130作为后续形成的所述第一电容器200的下极板，所述第一介质层120作为所述第一电容器200的中间绝缘介质，从而构成PIP(多晶硅-绝缘层-多晶硅)结构的第一电容器200。

优选的，所述第一介质层120的厚度介于之间，所述第一介质层120的材质为氧化硅，在本实施例中，通过高温氧化工艺形成所述第一介质层120；所述第一导电层110的厚度介于之间；所述第二导电层130的厚度介于之间，所述第一导电层110、所述第一介质层120及所述第二导电层130的厚度可以是本领域对应层的常用的厚度。

进一步的，如图3所示，形成第二介质层140，所述第二介质层140覆盖所述第二导电层130。具体的，所述第二介质层140的厚度介于之间，所述第二介质层140的材质为氮化硅或者氮氧化硅，选材为氮化硅或者氮氧化硅使得所述第二介质层140适合作为后续形成的第二电容器300的中间绝缘介质。

接着，如图4所示，形成隔离层150，所述隔离层150覆盖所述第二介质层140及未被第二导电层130覆盖的所述第一介质层120。所述隔离层150的材质可以是常见的硅氧化物，在本实施例中，所述隔离层150可以采用化学气相沉积工艺形成。所述隔离层150可以覆盖所述第二介质层140以及填充所述第一介质层120上的因形成所述第二导电层130及第二介质层140产生的沟槽，使得后续贯穿所述隔离层150的第一插塞及第二插塞能够与所述第二导电层130相互绝缘，从而提高了器件的良率。此外，在所述第二介质层140上形成所述隔离层150，使得后续执行化学机械研磨工艺提供了有利的条件，研磨所述隔离层150的平整的表面可以减小所述隔离层150下面的各层之间研磨产生的应力，避免各层的形貌被损坏的情况。

然后，如图5所示，执行化学机械研磨工艺，以去除位于所述第二介质层140上的所述隔离层150。具体的，通过化学机械研磨工艺去除位于所述第二介质层140上的所述隔离层150，保留所述第一介质层120上的因形成所述第二导电层130及第二介质层140而产生的沟槽中的所述隔离层150。优选的，执行化学机械研磨工艺时，也可以去除位于所述第二介质层140上的所述隔离层150及部分厚度的所述第二介质层，化学机械研磨去除部分厚度的所述第二介质层的厚度可以为研磨去除所述隔离层150时也相应地去除部分厚度的所述第二介质层，可以使得研磨后剩余厚度的所述第二介质层上的所述隔离层150被清除干净，避免了所述第二介质层140表面仍有所述隔离层150的残留的情况。

进一步的，如图6所示，形成第一插塞210、第二插塞220和互连层160，所述第一插塞210贯穿所述隔离层150以及第一介质层120并与所述第一导电层110电连接，所述第二插塞220贯穿所述隔离层150以及第二介质层140并与所述第二导电层130电连接，所述互连层160形成于所述隔离层150以及第二介质层140上，所述第一插塞210和第二插塞220分别与所述互连层160电连接，且所述第一插塞210和第二插塞220相互绝缘，从图6中可以看出，所述互连层160中形成有沟槽310，所述沟槽310可以使得所述第一插塞210与所述第二插塞220之间断开电性连接。其中，堆叠的所述互连层160、所述第二介质层140及所述第二导电层130构成第二电容器300，所述第一电容器200和所述第二电容器300构成并联电容器，部分表面覆盖有钴化合物薄膜的所述第二导电层130作为所述第二电容器300的上极板，所述第二介质层140作为所述第二电容器300的中间绝缘介质，所述互连层160作为所述第二电容器300的下极板，从而构成PIM(多晶硅-绝缘层-金属)结构的第二电容器，从而构成PPM(多晶硅-多晶硅-金属)结构的并联电容器，所述并联电容器的电容值大于或者等于3.3fF/μm²，目前的PIP结构的电容器的电容值最大只能做到1.3fF/μm²左右，所以本发明形成的并联电容器使得器件的总电容值有了显著的提高。

在形成所述互连层160之前，在不用新增加光罩的情况下，通过化学机械研磨工艺去除所述第二介质层140上的隔离层150并利用所述第二介质层140作为所述第二导电层130和所述互连层160的中间绝缘介质以得到与所述第一电容器200并联的第二电容器300，形成的并联电容器使得器件的总电容值有了显著的提高，同时也减小了所述互连层160与所述第一导电层110及所述第二导电层130的垂直距离，从而减小了电路的体积，符合尺寸较小的半导体器件的要求。

基于同一发明构思，本发明还提供一种并联电容器，如图6所示，包括：

衬底100，所述衬底100上形成有第一导电层110、第一介质层120以及第二导电层130，所述第一导电层110覆盖所述衬底100的部分表面，所述第一介质层120覆盖所述第一导电层110，所述第二导电层130覆盖所述第一介质层120的部分表面及所述衬底100，其中，相互堆叠的所述第一导电层110、第一介质层120及第二导电层130构成第一电容器200；

第二介质层140，所述第二介质层140覆盖所述第二导电层130；

隔离层150，所述隔离层150覆盖所述第一介质层120及所述第二介质层140的部分表面；

第一插塞210，所述第一插塞210贯穿所述隔离层150以及第一介质层120并与所述第一导电层110电连接；

第二插塞220，所述第二插塞220贯穿所述隔离层150以及第二介质层140并与所述第二导电层130电连接；以及，

互连层160，所述互连层160形成于所述隔离层150以及第二介质层140上，所述第一插塞210和第二插塞220分别与所述互连层160电连接，且所述第一插塞210和第二插塞220相互绝缘，其中，相互堆叠的所述互连层160、所述第二介质层140及所述第二导电层130构成第二电容器300，所述第一电容器200和所述第二电容器300构成并联电容器，利用常规工艺中的所述第一导电层110、第一介质层120及第二导电层130构成第一电容器200，以及利用常规工艺中的所述第二介质层140作为所述互连层160及所述第二导电层130的中间绝缘介质以得到与所述第一电容器200并联的第二电容器300，减小了所述互连层160与所述第一导电层110及所述第二导电层130的垂直距离，从而减小了电路的体积，符合尺寸较小的半导体器件的要求，同时也提高了器件的总电容值。

综上，本发明提供一种形成并联电容器的方法及并联电容器，形成并联电容器的方法包括：提供一衬底，所述衬底上依次形成有第一导电层、第一介质层及第二导电层，其中，所述第一导电层、第一介质层及第二导电层构成第一电容器(PIP结构)；在所述第二导电层上形成第二介质层及隔离层，并研磨去除所述第二介质层表面的隔离层；在所述第二介质层上形成互连层，其中，所述互连层、所述第二介质层及所述第二导电层构成第二电容器(PIM结构)，所述第一电容器和所述电容器构成并联电容器(PPM结构)。在不用额外再进行光刻等其他工艺步骤的情况下，通过研磨去除所述第二介质层表面的隔离层并利用所述第二介质层作为所述第二导电层和所述互连层的中间绝缘介质以得到与所述第一电容器并联的第二电容器，形成的并联电容器使得器件的总电容值有了显著的提高；同时也减小了并联电容器的在高度上的尺寸，从而减小了电路的体积，符合尺寸较小的半导体器件的要求。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。