阅读说明：本技术 半导体装置封装及其制造方法 (Semiconductor device packages and its manufacturing method ) 是由 涂顺财 罗培仁 林彦熙 郭千琦 于 2018-07-20 设计创作，主要内容包括：一种半导体装置封装包含衬底、第一线圈、介电层和第二线圈。所述第一线圈安置在所述衬底上。所述第一线圈包含第一导电段和第二导电段。所述介电层覆盖所述第一线圈的所述第一导电段和所述第一线圈的所述第二导电段,且界定所述第一线圈的所述第一导电段与所述第一线圈的所述第二导电段之间的第一凹部。所述第二线圈安置在所述介电层上。所述第二线圈具有安置在所述第一凹部内的第一导电段。(A kind of semiconductor device packages include substrate, first coil, dielectric layer and the second coil.The first coil placement is over the substrate.The first coil includes the first conductive segment and the second conductive segment.The dielectric layer covers first conductive segment of the first coil and second conductive segment of the first coil, and defines the first recess portion between first conductive segment of the first coil and second conductive segment of the first coil.The second coil placement is on the dielectric layer.Second coil has the first conductive segment being placed in first recess portion.)

半导体装置封装及其制造方法

技术领域

本公开涉及一种半导体装置封装及其制造方法，且更具体地说，涉及一种包含图案的半导体装置封装及其制造方法。

背景技术

随着系统封装(SIP)的发展，无源电子组件(例如，电容器、电感器或变压器)可经集成于封装内(即，集成型无源装置，IPD)。为增大集成于封装中的电感器的电感，应增加电感器的匝数。然而，这也将增大封装装置的尺寸。另一方法为堆叠两个线圈。然而，这将增加封装装置的厚度。

发明内容

根据本公开的一些实施例，一种半导体装置封装包含衬底、第一线圈、介电层和第二线圈。第一线圈安置在衬底上。第一线圈包含第一导电段和第二导电段。介电层覆盖第一线圈的第一导电段和第一线圈的第二导电段，且界定第一线圈的第一导电段与第一线圈的第二导电段之间的第一凹部。第二线圈安置在介电层上。第二线圈具有安置在第一凹部内的第一导电段。

根据本公开的一些实施例，一种半导体装置封装包含衬底、第一线圈、介电层和第二线圈。衬底具有顶部表面。第一线圈安置在衬底的顶部表面上。第一线圈具有第一导电段。介电层覆盖第一导电段和第二导电段。第二线圈安置在介电层上。第二线圈具有第一导电段。第一线圈的第一导电段与第二线圈的第一导电段在大体上平行于衬底的顶部表面的方向上重叠。

根据本公开的一些实施例，一种半导体装置封装包含衬底、第一线圈、介电层和第二线圈。衬底具有顶部表面。第一线圈安置在衬底的顶部表面上。第一线圈具有多个导电段。介电层覆盖第一线圈，且界定第一线圈的两个邻近导电段之间的凹部。第二线圈安置在介电层上。第二线圈具有多个导电段。第二线圈的多个导电段中的一个安置在凹部内。

附图说明

图1A说明根据本公开的一些实施例的半导体装置封装的横截面视图。

图1B说明根据本公开的一些实施例的图1A中的半导体装置封装的俯视图。

图2说明根据本公开的一些实施例的半导体装置封装的横截面视图。

图3A说明根据本公开的一些实施例的电感器的透视图。

图3B说明根据本公开的一些实施例的图3A中的电感器的横截面视图。

图4A、图4B、图4C、图4D、图4E和图4F说明根据本公开的一些实施例的半导体制造方法。

图5A和图5B说明根据本公开的一些实施例的半导体制造方法。

贯穿图式和详细描述使用共同参考标号来指示相同或类似组件。根据以下结合附图进行的详细描述，本公开将会更显而易见。

具体实施方式

图1A说明根据本公开的一些实施例的半导体装置封装1的横截面视图。半导体装置封装1包含：衬底10，图案化导电层11、12，介电层13，和封装体14。

衬底10可为(例如)印刷电路板，如纸基铜箔层合物、复合铜箔层合物，或聚合物浸渍的玻璃纤维类铜箔层合物。在一些实施例中，衬底10可为(例如)玻璃衬底。衬底10可包含互连结构(或电连接)，如重布层(RDL)或接地元件。衬底10可包含表面101和与表面101相对的表面102。

图案化导电层11安置在衬底10的表面101上。图案化导电层11是如金属或金属合金等导电材料，或包含如金属或金属合金等导电材料。实例包含金(Au)、银(Ag)、铝(Al)、铜(Cu)或其合金。如图1A中所示，图案化导电层11包含来自半导体装置封装1的横截面视图的多个区段11a、11b、11c。区段11a、11b、11c彼此分离。举例来说，区段11a与其邻近区段(例如，区段11b)间隔开，且区段11b与其邻近区段(例如，区段11a和区段11c)间隔开。举例来说，凹部(或间隙)界定于两个邻近区段(例如，区段11a与区段11b或区段11b与区段11c)之间。

介电层13(或钝化层)安置在衬底10的表面101和图案化导电层11上。举例来说，介电层13共形地安置在图案化导电层11上。在一些实施例中，介电层13的厚度大体上均一。介电层13覆盖图案化导电层11的至少一部分。举例来说，介电层13覆盖图案化导电层11的区段11a、11c的顶部表面和侧壁(侧表面)。举例来说，介电层13覆盖图案化导电层11的区段11b的顶部表面和侧壁的一部分，且暴露用于电连接的区段11b的顶部表面的剩余部分。在一些实施例中，介电层13包含聚合物、氧化硅、氮氧化物、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。

图案化导电层12安置在介电层13上。图案化导电层12是如金属或金属合金等导电材料，或包含如金属或金属合金等导电材料。在一些实施例中，图案化导电层12和导电层11可包含相同材料。可替代地，图案化导电层12和导电层11包含不同材料。如图1A中所示，图案化导电层12包含来自半导体装置封装1的横截面视图的多个区段12a、12b、12c。区段11a、11b、11c安置在由图案化导电层11界定的凹部或间隙内。举例来说，区段12a安置在由图案化导电层11的区段11a和其邻近区段界定的凹部内，区段12b安置在由图案化导电层11的区段11a和区段11b界定的凹部内，且区段12c安置在由图案化导电层11的区段11b和区段11c界定的凹部内。举例来说，图案化导电层12(包含区段12a、12b和12c)的一部分和图案化导电层11(包含区段11a、11b和11c)的一部分在大体上平行于衬底10的表面101的方向上重叠。举例来说，图案化导电层11的区段11a、11b、11c中的每一个的表面111(也称为顶部表面)与衬底10的表面101之间的距离大于图案化导电层12的区段12a、12b、12c中的每一个的表面122(也称为底部表面)与衬底10的表面101之间的距离。

区段12a、12b、12c物理地彼此间隔开。举例来说，区段12a与其邻近区段(例如，区段1bb)间隔开，且区段12b与其邻近区段(例如，区段12a和区段12c)间隔开。在一些实施例中，区段12b和区段12c通过连接结构15电连接。图案化导电层12通过介电层13与图案化导电层11间隔开。举例来说，介电层13安置在图案化导电层12与图案化导电层11之间。在一些实施例中，图案化导电层12和图案化导电层11通过连接结构15电连接以形成或界定如图1B中所示的电感器(或线圈)，所述图1B说明根据本公开的一些实施例的半导体装置封装1的俯视图。举例来说，连接结构15跨越图案化导电层11的区段11b安置以连接图案化导电层12的区段12b和区段12c。举例来说，如图1B中所示，图案化导电层11的一个末端电连接到图案化导电层12的一个末端以界定电感器。在一些实施例中，连接结构15的厚度D11小于图案化导电层11的区段11a、11b或11c的厚度D12或图案化导电层12的区段12a、12b或12c的厚度D13。

图案化导电层11和图案化导电层12共同地界定可磁耦合到磁场以在图案化导电层11和12内诱发电流的电感器。举例来说，图案化导电层11和图案化导电层12中的电流在相同的方向上(例如，在顺时针方向上或在逆时针方向上)流动。因为连接图案化导电层11和图案化导电层12，所以由图案化导电层11和图案化导电层12界定的电感器的总匝数增加，这将转而增大电感器的电感。

在一些实施例中，具有单一线圈的电感器的电感可通过增加单个线圈的匝数而增大。然而，这也将增大电感器的尺寸(例如，面积)。在一些实施例中，可直接地堆叠和连接两个线圈以增大电感器的电感。举例来说，一个线圈在无任何重叠部分的情况下在平行于安置线圈的衬底的顶部表面的方向上安置在另一线圈上，这将增加电感器的厚度。根据图1A和1B中的实施例，上部线圈(例如，图案化导电层12)安置在下部线圈(例如，图案化导电层11)上方，同时上部线圈的区段(例如，区段12a、12b、12c)接合到由下部线圈的区段(例如，区段11a、11b、11c)界定的凹部或间隙，这允许电感器(包含上部线圈和下部线圈)在不增加半导体装置封装1的面积或厚度的情况下增大电感。在一些实施例中，与无重叠部分的堆叠线圈相比，如图1A中所示的电感器的厚度可减小约30％到35％。

封装体14安置在衬底10上以覆盖图案化导电层11、12、介电层13和连接结构15。在一些实施例中，封装体14包含包含填充剂的环氧树脂、模制化合物(例如，环氧模制化合物或其它模制化合物)、聚酰亚胺、酚化合物或材料、包含分散在其中的有机硅的材料，或其组合。

图2说明根据本公开的一些实施例的半导体装置封装2的横截面视图。半导体装置封装2类似于图1A中的半导体装置封装1，例外为在半导体装置封装2中，导电图案化层12与导电图案层11分离。举例来说，导电图案化层12并不电连接到导电图案层11。举例来说，省略图1A中的连接结构15。在一些实施例中，导电图案化层12磁耦合到导电图案层11以形成或界定变压器。举例来说，导电图案化层11为变压器的初级侧绕组，且导电图案化层12为变压器的次级侧绕组，且反之亦然。

图3A说明根据本公开的一些实施例的电感器3的透视图。电感器3包含安置在堆叠结构中的线圈31a、31b、32a和32b。如说明电感器3的横截面视图的图3B中所示，线圈31a和线圈32a以类似于图1A中的图案化导电层11和图案化导电层12的布置的方式来布置。举例来说，线圈31a的一部分和线圈31b的一部分重叠。举例来说，线圈31b的区段安置在由线圈31a的区段界定的凹部或间隙内。包含线圈32a和32b的结构32类似于包含线圈31a和31b的结构31。与包含如图1A和1B中所示的两个堆叠线圈(即，图案化导电层11和图案化导电层12)的电感器相比，包含四个堆叠线圈31a、31b、32a和32b的电感器3具有更多匝线圈，这将增大电感器3的电感。

图4A、4B、4C、4D、4E和4F说明根据本公开的一些实施例的半导体制造方法。在一些实施例中，实施图4A中的操作以制造图1A和1B中的半导体装置封装1。可替代地，可实施图4A中的操作以制造其它半导体装置封装或感应器或变压器(例如，图2中的半导体装置封装和图3A和3B中的电感器3)。

参考图4A，提供衬底10。图案化导电层11形成于衬底10上。图案化导电层11是如金属或金属合金等导电材料，或包含如金属或金属合金等导电材料。如说明图案化导电层11的俯视图的图5A中所示，图案化导电层11界定螺旋电感器。如图4A中所示，图案化导电层11包含彼此分离的多个区段。多个凹部(或间隙)11h界定于两个邻近区段之间。

介电层13(或钝化层)形成于衬底10和图案化导电层11上。举例来说，介电层13共形地形成于图案化导电层11上。在一些实施例中，介电层13的厚度大体上均一。在一些实施例中，介电层13包含聚合物、氧化硅、氮氧化物、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。

参考图4B，光阻(或掩模)49安置在介电层13上。开口49h1经形成以去除光阻49和介电层13的一部分以暴露衬底10。开口49h2经形成以去除光阻49和介电层13的一部分以暴露图案化导电层11的区段11b的一部分。在一些实施例中，开口49h1、49h2可通过钻孔、激光钻孔、蚀刻或其它合适的工艺形成。在一些实施例中，开口49h1、49h2可通过单一去除操作形成。在一些实施例中，开口49h1、49h2可通过两个去除操作形成。举例来说，实施第一去除操作以去除光阻49，且随后实施第二去除操作以去除介电层13。

参考图4C，去除光阻49，且晶种层49s形成于介电层13以及自介电层13暴露的衬底10的一部分和区段11b上。在一些实施例中，晶种层49s通过例如溅镀或其它合适的工艺形成。

参考图4D，光阻48(或掩模)安置在晶种层49s上，且去除光阻48的一部分以暴露由图案化导电层11的区段11a、11b、11c界定的凹部11h、安置在区段11b上的晶种层49s的一部分以及衬底10。在一些实施例中，光阻48的部分可通过钻孔、激光钻孔、蚀刻或其它合适的工艺形成。在一些实施例中，光阻48的部分可取决于设计需求通过单一去除操作或多个去除操作去除。

参考图4E，图案化导电层12和连接结构15通过例如电镀或其它合适的工艺形成。举例来说，如说明图案化导电层12的俯视图的图5B中所示，图案化导电层12界定安置在由图案化导电层11的区段界定的凹部11h内的螺旋电感器。举例来说，如图4E中所示，图案化导电层12包含安置在由图案化导电层11的区段界定的凹部内的多个区段12a、12b、12c。图案化导电层12是如金属或金属合金等导电材料，或包含如金属或金属合金等导电材料。

参考图4F，不与图案化导电层12接触的晶种层49s的一部分通过例如蚀刻(例如，湿式蚀刻)或其它合适的工艺去除。随后，封装体14经形成以覆盖图案化导电层11、12、介电层13和连接结构15来形成半导体装置封装4。在一些实施例中，封装体14可通过例如转移模制或压缩模制等模制技术形成。半导体装置封装4类似于图1A中的半导体装置封装1，例外为半导体装置封装4进一步包含图案化导电层12与介电层13之间的晶种层49s。

如本文中所使用，术语“大体上”、“大体”、“近似”和“约”用于指示和解释小的变化。举例来说，当结合数值使用时，术语可指小于或等于所述数值的±10％的变化范围，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。作为另一实例，膜或层的厚度“大体上均一”可指膜或层的平均厚度的小于或等于±10％的标准偏差，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。术语“大体上共面”可指两个表面在数微米内处于沿同一平面，例如在40μm内、30μm内、20μm内、10μm内或1μm内处于沿同一平面。如果两个表面或组件之间的角为例如90°±10°，例如，±5°、±4°、±3°、±2°、±1°、±0.5°、±0.1°或±0.05°，那么两个表面或组件可视为“大体上垂直”。当结合事件或情况使用时，术语“大体上”、“大体”、“近似”和“约”可指事件或情况精确出现的例子，以及事件或情况非常近似出现的例子。

在一些实施例的描述中，提供于另一组件“上”的组件可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一或多个中间组件位于前一组件与后一组件之间的情况。

此外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，这类范围格式是为了便利和简洁而使用，且应灵活地理解，不仅包含明确地指定为范围极限的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。

尽管已参看本公开的特定实施例描述并说明本公开，但这些描述和说明并不限制本公开。所属领域的技术人员可明确地理解，在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下，可进行各种改变，且可在实施例内替换等效元件。图式可能未必按比例绘制。由于制造工艺中的变数等等，本公开中的艺术再现与实际设备之间可能存在区别。可存在并未特定说明的本公开的其它实施例。应将本说明书和图式视为说明性而非限制性的。可进行修改，以使特定情形、材料、物质组成、方法或工艺适宜于本公开的目标、精神和范围。所有此类修改意图在所附权利要求书的范围内。虽然已参看按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本公开的限制。