具体实施方式

以下公开提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下面描述组件和布置的特定示例以简化本发明。当然，这些仅是示例，而无意于进行限制。例如，在下面的描述中，在第二特征之上或之上的第一特征的形成可以包括其中第一特征和第二特征形成为直接接触实施例，并且还可以包括其中在第一特征和第二特征之间形成附加特征的实施例，使得第一和第二特征可以不直接接触。另外，本发明可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。

另外，在本发明的一些实施例中，关于附接，联接等的术语，诸如“连接”和“互连”，是指一种关系，其中结构通过彼此直接或间接地固定或彼此附接。除非另有明确说明，否则中间结构以及可移动的或刚性的附件或关系。另外，术语“耦接”包括直接和间接电连接的任何方法。

此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之类的空间相对术语，以便于描述一个元件或特征与之的关系。如图所示的另一元件或特征。除了在图中描述的方位之外，空间相对术语还意图涵盖设备在使用或操作中的不同方位。该装置可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。

术语“大约”、“大致”和“约”通常表示规定值的±20％、或所述规定值的±10％、或所述规定值的±5％、或所述规定值的±3％、或规定值的±2％、或规定值的±1％、或规定值的±0.5％的范围内。本发明的规定值是近似值。当没有具体描述时，所述规定值包括“大约”、“大致”和“约”的含义。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明。如本文所使用的，单数术语“一”，“一个”和“该”也旨在包括复数形式，除非上下文另外明确指出。

下面描述本发明的一些实施例。可以在这些实施例中描述的阶段之前，之中和/或之后提供附加的操作。对于不同的实施例，可以替换或消除所描述的某些阶段。可以将附加特征添加到半导体装置结构中。对于不同的实施例，下面描述的一些特征可以被替换或消除。尽管以以特定顺序执行的操作讨论了一些实施例，但是可以以另一逻辑顺序执行这些操作。

随着半导体装置性能的提高，这些高性能半导体装置需要在较高频率但具有较低电源的情况下更大的电流。在这种情况下，电源系统的设计变得越来越具有挑战性。例如，电源噪声对半导体装置性能的影响至关重要，应予以解决。本发明提供了一种半导体装置，该半导体装置具有至少一个电容器元件作为去耦电容器，以防止半导体装置中的电源噪声(例如，不希望的电源上升或下降)。在一些实施例中，提供高密度电容器元件以实现用于去耦电容器(decoupling capacitor)的更高的电容和半导体装置的更高的紧凑性。

图1-3示出了根据本发明的一些实施例的半导体装置的示意性截面图。参照图1，半导体装置10包括基板100和在基板100上的至少一个电容器元件104。基板100可以包括单晶(elementary)(单元素(single element))半导体，例如晶体结构的硅或锗；化合物半导体，例如碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)和/或锑化铟(InSb)；合金半导体，例如SiGe、GeC、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；非半导体材料，例如钠钙玻璃、熔融石英、熔融石英和/或氟化钙(CaF2)；和/或其组合。例如，单晶半导体的材料可以包括单晶硅(Si)、多晶硅(poly-Si)、非晶硅(a-Si)、锗(Ge)和/或碳(C)(例如金刚石)。

电容器元件104包括第一电极111和第二电极112。在一些实施例中，第一电极111和第二电极112分别形成为第一梳状(comb-shaped)结构和第二梳状结构。第一电极111配置为具有第一焊盘111P和连接至第一焊盘111P的多个第一端子111T。第一端子111T远离基板100延伸(第一端子111T从第一焊盘111P的上表面开始，向远离基板100的方向延伸)。第二电极112配置为具有第二焊盘112P和连接至第二焊盘112P的第二端子112T。第二端子112T朝向基板100延伸(第二端子112T从第一焊盘112P的下表面开始，向朝向基板100的方向延伸)。在一些实施例中，第一端子111T和第二端子112T的延伸方向是平行的。如图1所示，第一端子111T和第二端子112T由层间介电层106交错并分开。在一些实施例中，端子111T和第二端子112T在平行于基板的表面的水平方向上交替布置。基板100在相对于基板100的表面垂直的方向上在第一焊盘111P和第二焊盘112P之间延伸。在一些实施例中，电容器元件104可以包含在存储模块中，例如DRAM单元中，但不限于此。

在一些实施例中，形成电容器元件104的方法包括(但不限于)沉积和图案化用于第一焊盘111P的材料层，沉积和图案化用于第一焊盘111P上的第一端子111T的材料层(由此形成电容器元件104的第一电极111)，沉积用于层间介电层106的材料层，图案化用于层间介电层106的材料层以形成开口，在开口中沉积用于第二端子112T的材料层，在第二端子112T上沉积和图案化用于第二焊盘112P的材料层(从而形成电容器元件104的第二电极112)。在一些实施例中，图案化用于层间介电层106的材料层以形成开口可以包括蚀刻(例如干法蚀刻、湿法蚀刻、反应性离子蚀刻(reactive ion etching，RIE))材料层以形成开口。在一些实施例中，在将用于第二端子112T的材料层沉积在开口中之后，可以执行诸如化学机械抛光(chemical mechanical polishing，CMP)制程的平坦化制程以去除用于第二端子112T的多余材料层。

第一焊盘111P和第二焊盘112P的材料可以包括导电材料，诸如金属、金属氮化物、金属氧化物、金属合金、掺杂的多晶硅或另一种合适的导电材料、或上述这些的组合。例如，金属可以包括Au、Ni、Pt、Pd、Ir、Ti、Cr、W、Al、Cu或另一种合适的材料；金属氮化物可以包括MoN，WN，TiN，TaN，TaSiN，TaCN，TiAlN或其他合适的材料。在一些实施例中，第一焊盘111P和第二焊盘112P可以包括相同的材料。在其他实施例中，第一焊盘111P和第二焊盘112P可以包括不同的材料。可以通过化学气相沉积(chemical vapor deposition，CVD)制程、物理气相沉积(physical vapor deposition，PVD)制程、原子层沉积(atomic layer deposition，ALD)制程等来沉积用于第一焊盘111P和第二焊盘112P的材料层。第一端子111T和第二端子112T的材料可以是包括例如金属氧化物或金属氮化物的高k材料。在一些实施例中，高k材料可以包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化铪-氧化铝(HfO₂-Al₂O₃)合金、其他合适的高k电介质材料和/或其组合。可以通过任何合适的方法来沉积用于第一端子111T和第二端子112T的材料层，诸如CVD制程、等离子体增强CVD(plasma-enhanced CVD，PECVD)制程、旋涂玻璃制程、它们的组合等。在一些实施例中，第一端子111T和第二端子112T可以包括相同的材料。在其他实施例中，第一端子111T和第二端子112T可以包括不同的材料。根据本发明的一些实施例，第一焊盘111P和第二焊盘112P可以各自包括Cu、W或SiGe，并且第一端子111T和第二端子112T可以各自包括TiN或TaN。

层间介电层106(或可以称为金属间电介质(inter-metal dielectric，IMD)可以包括电介质材料(例如，半导体氧化物、半导体氮化物、半导体氧氮化物、半导体碳化物等)、SOG、氟化物掺杂的硅酸盐玻璃(fluoride-doped silicate glass，FSG)、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、苯并环丁烯(benzocyclobutene，BCB)和/或它们的组合。可以通过CVD制程、ALD制程、PECVD制程、高密度CVD制程、PVD制程、一种或多种其他适用制程或其组合来形成层间介电层106。

在一些实施例中，半导体装置10包括设置在基板100和电容器元件104之间的介电层101。介电层101可以是单层或多层结构，包括由半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物或其组合形成的介电材料。介电层101可以通过CVD制程、ALD制程、PVD制程、一种或多种其他适用制程或其组合来形成。

根据本发明的一些实施例，半导体装置10包括顺序地堆叠在基板100上的多个电容器元件104。在一些实施例中，电容器元件104顺序地堆叠在介电层101上。具有第一电极111和第二电极112的电容器元件104可以形成更紧凑的电容器，并且可以用作去耦电容器以提供比常规去耦电容器更高的电容。本发明的一些实施例的由电容器元件104提供的电容可以大于由传统的去耦电容器提供的电容的2.5倍。例如，厚度为100μm的常规去耦电容器(例如圆柱状或板状去耦电容器)可以提供大约600-1300nF/mm²(电容/面积)的值，而具有小于100μm的厚度电容器元件104(包括第一电极111和第二电极112)可以提供大于1200-2600nF/mm²(电容/面积)的值。本发明的一些实施例的电容器元件104具有较高的电容/面积的值和较小的厚度，并且可以用作用于半导体装置10的去耦电容器。因此，半导体装置10中的电源噪声可以是由于由电容器元件104提供的较高的电容/面积的值而防止了这种情况。此外，由于减小了具有去耦电容器(即，电容器元件104)的半导体装置10的厚度，因此将减小寄生电感和电阻。

在一些实施例中，半导体装置10可以在电容器元件104的下一个与电容器元件104的上一个之间包括一个或多个介电层102(也即相邻的电容器元件104之间使用介电层102间隔开)。如图1所示，导电层Mla/Mlb、M2a/M2b和M3a/M3b设置在相应的介电层102中，并且通孔V1a/V1b、V2a/V2b和V3a/V3b设置在相应的层间介电层106中。在一些实施例中，电容器元件104中的下一个的第一焊盘111P通过例如通孔Vlb、导电层Mlb和通孔V2b连接到电容器元件104的上一个的第二焊盘112P，并且电容器元件104中的下一个的第二焊盘112P通过例如通孔V1a和导电层M1a连接到电容器元件104中的上一个的第一焊盘111P。连续堆叠在基板100上的电容器元件104的数量没有特别限制。该数量可以是两个、六个、二十一个或五十个或更多。在一些实施例中，具有电容器元件104的半导体装置10的整体厚度小于150μm。相继堆叠的电容器元件104可以在半导体装置10中形成高密度的去耦电容器，并且比常规的去耦电容器提供更大的电容。另外，由电容器元件104形成的去耦电容器的厚度小于传统的去耦电容器。因此，具有电容器元件104的所得半导体装置比具有常规去耦电容器的半导体装置更薄，并且可以实现所得半导体装置的更好的散热。此外，在先前技术中，电容器可能设置在基板100中，这样电容器的大小和数量均受限，因此电容值也较小，无法满足日益增长的对电容的需求。本发明中将电容器设置在基板100之上，因此具有更大的布置空间，可以形成多个电容器，以增加电容器的数量；并且多个电容器可以堆叠设置，以减少面积占用。这样本发明的具有的电容器有更大的电容值，可以满足对较大电容值的需求，例如滤除噪声、存储更多的电荷等等。

参照图2，电容器元件104和IC(Integrated Circuit，集成电路)元件108可以集成在同一基板100上。为简单起见，图2和图1中的相似特征由相似的附图标记表示，并且一些描述没有重复。分隔标记S表示可以在电容器元件104和IC元件108之间设置一个或多个元件，或者，在一些实施例中，电容器元件104与IC元件108相邻，并且在它们之间不设置其他元件。IC元件108可以包括存储器装置、图形处理单元(graphics processing unit，GPU)、中央处理单元(central processing unit，CPU)或任何其他处理单元或控制单元。在一些实施例中，IC元件108可以经由互连件(interconnection)(未示出)连接到电容器元件104，以防止来自IC元件108的电源的噪声，例如电容器元件104可以滤除来自IC元件108的电源的噪声。应当注意，设置在介电层101和介电层102之间的IC元件108仅是示例性的。在一些实施例中，IC元件108可以设置在介电层102上并且与电容器元件104基本在同一水平上。在一些实施例中，IC元件108可以通过通孔V1c、导电层M1c、通孔V2c和导电层M2c连接到另一元件。

参照图3，根据本发明的一些实施例，半导体装置10包括主逻辑晶粒，该主逻辑晶粒包含附着在介电层102上的IC元件110和114。为了简单起见，图3以及图1和图2中的相似特征由相似的附图标记表示，并且一些描述不再重复。IC元件110和114可以包括存储器、图形处理单元(GPU)、中央处理单元(CPU)或其组合。半导体装置10可以包括穿透基板100的连接部件C1和C2。在进一步的实施例中，连接部件C1和C2穿透介电层102、层间介电层106、介电层101和基板100，并且在基板100的底表面下方延伸。在一些实施例中，连接部件C1和C2可以连接到基板100下方的相应焊料凸点。在一些实施例中，连接部件C1和C2可以分别连接到IC元件114和110。在一些实施例中，连接部件C1和C2可以接合到例如印刷电路板(printed circuit board，CB)。在一些实施例中，电容器元件104之一的第二焊盘111P可以连接到连接部件C1。在一些实施例中，可以通过包括通过硅通孔(through silicon via，TSV)技术的方法来形成连接部件C1和C2。其中连接部件C1还可以与电容器元件104的第一电极111的第一焊盘111P连接(也通过导电层M1a、通孔V1a连接到下一个电容器元件104的第二电极112的第二焊盘112P)，因此连接部件C1不仅可以连接到IC元件114还可以连接到电容器元件的电极，因此连接部件C1可以缩短连接路径的同时提高布线的集成度。此外连接部件C2也可以根据需要连接其他的布线或元件。主逻辑晶粒(包括IC元件110和114)，电容器元件104、IC元件108的集成在同一基板100上。这种集成可以称为异构集成，其表示系统单芯片(system on chip，SoC)、存储器、电源、电源管理和/或其他组件的集成。在一些实施例中，半导体装置10可以包括设置在基板100上的多组电容器元件104，并且多组电容器元件中的每一个可以分别连接到异质集成在半导体装置10中的组件。多组电容器元件104可以用作去耦电容器，以为组件提供更高的电容。此外，具有多组电容器元件(用作去耦电容器)的半导体装置10的厚度小于具有常规去耦电容器的半导体装置的厚度。例如，本发明的一个实施例可以提供厚度等于或小于100μm且值大于2600nF/mm²(电容/面积)的去耦电容器，而常规去耦电容器的厚度可能需要为大于260μm，从而可以实现大于2600nF/mm²(电容/面积)的值。因此，根据本发明的一些实施例，可以通过提供更薄的去耦电容器来减小与去耦电容器的异质集成的寄生电感和电阻。在一些实施例中，IC元件108可以包括存储器，并且IC元件110可以包括CPU。在这样的实施例中，通过通孔V1c和通孔V2c等连接IC元件108与IC元件110，由于用于CPU和存储器之间的数据通讯的较短的物理路径，可以改善半导体装置的性能。

图4-6示出了根据本发明的其他实施例的半导体装置的示意性截面图。参照图4，半导体装置20包括基板100和在基板100的每个相对表面上的至少一个电容器元件104。为简单起见，半导体装置20和半导体装置10中的相似特征用相似的附图标记表示，并且一些描述不再重复。半导体装置20的电容器元件104包括第一电极111和第二电极112。第一电极111配置为具有第一焊盘111P和连接至第一焊盘111P的第一端子111T。第一端子111T远离基板100延伸。第二电极112被配置为具有第二焊盘112P和连接至第二焊盘112P的第二端子112T。第二端子112T朝向基板100延伸。如图4所示，第一端子111T和第二端子112T由层间介电层106交错并分开。第一焊盘111P和第二焊盘112P的材料可以包括：导电材料，例如金属、金属氮化物、金属氧化物、金属合金、另一种合适的导电材料及其组合。第一端子111T和第二端子112T的材料可以是包括例如金属氧化物或金属氮化物的高k材料。形成半导体装置20的电容器元件104的方法类似于以上关于图1中的半导体装置10描述的方法。本实施例中，在基板100的相对的两侧形成电容器元件和/或电容器元件的堆叠，这样集成度更高，并且可以将该集成的半导体装置20插入到晶粒等部件之间，使用的灵活性更高，并且两侧的电容器元件可以相互连接或者不连接，具有较佳的设计弹性。其中两侧的电容器元件相互连接可以采用例如通孔的方式将电容器的电极进行连接。

在一些实施例中，电容器元件104包括连续地堆叠或层叠在基板100的每个相对表面上的多个电容器元件104。在一些实施例中，每个电容器元件104的厚度的总和小于100微米在一些实施例中，每个电容器元件104的厚度为大约2μm。在一些实施例中，具有电容器元件104的半导体装置20的厚度小于150μm。连续堆叠的电容器元件104可以在基板100的相对表面上形成高密度电容器，并且可以用作去耦电容器以提供比常规去耦电容器更高的电容。因此，与传统的去耦电容器相比，可以更有效地防止半导体装置20中的电源噪声。

在一些实施例中，半导体装置20可以在电容器元件104的下一个与电容器元件104的上一个之间包括一个或多个介电层102。如图4所示，导电层Mla/Mlb和导电层M2a/M2b设置在相应的介电层102中，并且通孔V1b、V2b、V3b和V4b设置在相应的层间介电层106中。在一些实施例中，对于半导体装置20下表面下方的电容器元件104，电容器元件104的下一个的第一焊盘111P通过例如通孔Vlb、导电层M1b和通孔V2b连接到电容器元件104的上一个的第二焊盘112P，电容器元件104中的下一个的第二焊盘112P通过例如导电层M1a连接到电容器元件104中的上一个的第一焊盘111P。类似地，在一些实施例中，对于半导体装置20的上表面上的电容器元件104，电容器元件104中的下一个的第一焊盘111P通过例如通孔V3b、导电层M2b和通孔V4b连接到电容器元件104中的上一个的第二焊盘112P，以及电容器元件104中的下一个的第二焊盘112P通过例如导电层M2a连接到电容器元件104中的上一个的第一焊盘111P。连续堆叠在基板100的相对表面上的电容器元件104的数量没有特别限制。该数量可以是1个、11个、30个或50个或更多。

参照图5，根据本发明的其他实施例，实施例描述了通过至少两个芯片接合的技术形成的混合结构，半导体装置20包括主逻辑晶粒，该主逻辑晶粒包含附着在介电层102上的IC元件116。为了简单起见，图5和图4中的相似特征由相似的附图标记表示，并且一些描述不再重复。IC元件116可以包括存储器、图形处理单元(GPU)、中央处理单元(CPU)或其组合。半导体装置20可以包括可以结合到例如印刷电路板(PCB)的连接部件C3、C4和C5。在一些实施例中，连接部件C3、C4和C5可以通过包括穿硅通孔(through silicon via，TSV)技术的方法形成。如图5所示，在一些实施例中，电容器元件104中的下一个的第二焊盘112P通过连接部件C4连接到电容器元件104中的上一个的第一焊盘111P。其中连接部件C4还可以与电容器元件104的第一电极111的第一焊盘111P连接，因此连接部件C4不仅可以连接到IC元件116还可以连接到电容器元件的电极，因此连接部件C4可以缩短连接路径的同时提高布线的集成度。此外连接部件C3、C5也可以根据需要连接其他的布线或元件。

参照图6，该实施例描述了通过至少三个芯片接合的技术形成的混合结构，半导体装置20包括主逻辑晶粒，该主逻辑晶粒包含附接到IC 117的IC元件117，该IC元件117附接到层间介电层106。根据本发明的其他实施例，基板100和包含IC元件118的另一个主逻辑晶粒附接到基板100的下表面下方的层间介电层106。在一些实施例中，包含IC元件117的主逻辑芯片附接到最顶部电容器元件104的层间介电层106上，并且包含IC元件118的主逻辑芯片附接到最底部电容器元件104下的层间介电层106。为简单起见，图6和图4中的相似特征由相似的附图标记表示，并且一些描述不再重复。在一些实施例中，半导体装置20可以包括通过通孔V3c连接到IC元件117的IC元件120和通过通孔V1c连接到IC元件118的IC元件122。图6示出了异质集成的另一示例，根据本发明的一些实施例，其中两个主要逻辑晶粒分别附接到在基板100的相对表面上的至少一个电容器元件上方和/或下方的相应的层间介电层106。其中IC元件117与IC元件118可以仅有一个，或者两者均有。在异质集成的此类实施例中，由于器件集成在同一基板100的相对侧上，所以半导体装置20可以更薄且更紧凑，并且由于提供了组件之间的较短物理路径，因此组件之间的通信更加有效。

本发明的实施例为半导体装置提供了许多益处。例如，可以通过电容器元件更有效地防止半导体装置中的电源噪声，并且获得稳定的电源。电容器元件可以形成高密度的去耦电容器，以为半导体装置提供更薄的去耦电容器。另外，这可以改善具有去耦电容器的半导体装置中的散热。

本领域的技术人员将容易地观察到，在保持本发明教导的同时，可以做出许多该装置和方法的修改和改变。因此，上述公开内容应被解释为仅由所附权利要求书的界限和范围所限制。