一种基于阵列式孔道的二级激发自毁芯片及其制备方法
阅读说明：本技术 一种基于阵列式孔道的二级激发自毁芯片及其制备方法 (Array-type-pore-channel-based secondary excitation self-destruction chip and preparation method thereof ) 是由 任丁 邵梦凡 刘波 昂然 林黎蔚 于 2021-02-08 设计创作，主要内容包括：本发明公开了一种基于阵列式孔道的二级激发自毁芯片及其制备方法,该二级激发自毁芯片包括基底层和自毁结构；基底层为目标芯片；自毁结构设置于目标芯片的背面,包括加热电路、若干孔道以及含能材料层,道阵列式排布于目标芯片上的拟损毁区域,含能材料层覆盖加热电路的加热区以及孔道阵列区域,加热电路串联于外部控制单元和供电单元构成的电路回路中。该自毁芯片通过常规芯片制备工艺即可制备。该自毁芯片采用弱电流激发-化学燃爆的二级激发结构,在半导体基体上设置阵列式孔道、深孔等三维结构以降低基体强度,从而实现目标芯片的粉碎性损伤,通过两种技术手段实现了低功耗工况条件下对目标芯片的彻底销毁,从而确保了芯片的信息安全。(The invention discloses a secondary excitation self-destruction chip based on an array type pore channel and a preparation method thereof, wherein the secondary excitation self-destruction chip comprises a substrate layer and a self-destruction structure; the substrate layer is a target chip; the self-destruction structure is arranged on the back of the target chip and comprises a heating circuit, a plurality of pore channels and an energetic material layer, the pore channels are arranged in an array mode in a to-be-destroyed area on the target chip, the energetic material layer covers a heating area of the heating circuit and the pore channel array area, and the heating circuit is connected in series in a circuit loop formed by an external control unit and a power supply unit. The self-destruction chip can be prepared by a conventional chip preparation process. The self-destruction chip adopts a secondary excitation structure of weak current excitation-chemical explosion, and three-dimensional structures such as array type pore canals and deep holes are arranged on a semiconductor substrate to reduce the strength of the substrate, so that the target chip is crushed and damaged.)
技术领域
本发明属于信息安全和半导体器件，涉及一种可与核心芯片或微机电器件(MEMS)集成、具备自毁功能的结构设计及其制备方法，具体涉及一种基于阵列式孔道的二级激发自毁芯片及其制备方法。
背景技术
随着现代信息技术的高速发展，基于硅、氮化镓等半导体材料的各类半导体器件在军民领域的信息获取、分析、存储、传输等环节获得广泛地应用，一些信息终端设备不可避免的存储着大量的核心数据。如果信息终端设备发生丢失、被窃等意外时，就有可能会导致保存在存储芯片中的重要信息被窃取泄密，因此在产品规划、设计时需要对存储芯片等重要芯片增加自毁功能，以确保能够在紧急情况下销毁核心芯片以保护信息不被泄露。此外，精密的MEMS器件体现了设计者精巧的设计思路，也需要集成相应的自毁结构以防止被破拆仿制。
目前，芯片自毁设计多采用强脉冲电流冲击法，利用瞬间导通的强脉冲电流击穿芯片电路致使其功能丧失，但由于只是小区域击穿，芯片损毁不彻底，整体结构仍得以保留，存储信息仍有部分恢复的可能性。只有采用物理或化学方法彻底损毁芯片的物理结构或功能层才能确保芯片被彻底毁坏，信息不可恢复。申请号为200480013540.8的专利公开了一种利用反应物化学试剂腐蚀存储介质的装置结构，但该结构设计复杂，且安全可靠性欠妥。
综上所述，研发安全可靠性高、对存有重要信息的芯片实现彻底自毁以保障信息安全的自毁芯片，对于本领域芯片的信息安全保障具有重要的意义。
发明内容
本发明的目的是解决上述问题，提供一种基于阵列式孔道的二级激发自毁芯片及其制备方法，该自毁芯片采用弱电流激发-化学燃爆的二级激发结构，在基底层(目标芯片)的背面制备阵列式孔道、深孔等三维结构以降低基体强度，并涂覆含能材料，从而实现对目标芯片的粉碎性损伤，通过该技术手段实现了低功耗工况条件下对目标芯片的彻底销毁，从而确保了目标芯片的信息安全。
为达到上述目的，本发明提供的一种基于阵列式孔道的二级激发自毁芯片，包括基底层和自毁结构；
所述基底层为目标芯片；
所述自毁结构设置于目标芯片的背面，包括加热电路、若干孔道以及含能材料层，所述孔道阵列式排布于目标芯片上的拟损毁区域，所述含能材料层覆盖加热电路的加热区以及至少部分孔道阵列区域，所述加热电路串联于外部控制单元和供电单元构成的电路回路中。
上述基于阵列式孔道的二级激发自毁芯片，目标芯片包括硅基体以及设置在硅基体上的目标电路。这里的目标电路是为实现某种功能而设计的，例如存储、逻辑运算、逻辑控制等。本发明不对目标电路进行改进，本领域所涉及的现有承载任何功能的目标电路的芯片均可以用于作为本发明的目标芯片。同样的，目标芯片的制备采用常规方式进行制备即可，并无特殊限制。
上述基于阵列式孔道的二级激发自毁芯片，所述外部控制单元包括光敏开关或/和力敏开关，所述光敏开关或/和力敏开关两端分别接入加热电路和供电单元。当外部控制单元同时包括光敏开关和力敏开关时，所述光敏开关和力敏开关并联后接入加热电路，且与供电单元连接。光敏开关和力敏开关其作用是作为预设的触发条件，当芯片的封装管壳遭遇非授权的开盖时，力敏开关可以感受到封装体开盖时紧固力的变化而导通加热电路，同时作为并行的触发机构，光敏开关会感受封装体内部的亮度变化而导通核心芯片背面的加热电路。加热电路在加载了电流后，在局部形成热区并激发燃爆反应，瞬间在密闭的封装壳内形成巨大的冲击力，从而实现对目标芯片快速、精准地摧毁，避免核心信息被窃取。需要说明的是，预设的触发条件可以只选择光敏开关或力敏开关，且触发条件并不限于光敏开关和力敏开关。而且，预设的触发条件可以采用本领域其它常规设置，如在芯片中设置相应自毁程序及电路，使芯片在接收到命令后自动导通加热电路；或使用激光触发芯片的自毁程序等。本发明中采用由光敏开关和力敏开关构成的两级并行的触发机制，简单易于实行。
上述基于阵列式孔道的二级激发自毁芯片，所述加热电路主要用于对含能材料层进行加热，在达到可对含能材料层加热至含能材料燃爆的基础上，本领域技术人员可根据实际情况对加热电路进行相应的设计。本发明中，加热电路包括电极焊盘、两根金属导线和加热丝，电极焊盘包括正极焊盘和负极焊盘，正极焊盘和负极焊盘分别与一根金属导线连接，加热丝的两端端部分别与两根金属导线连接，正极焊盘和负极焊盘分别与外部控制单元和供电单元连接，所述加热丝为加热电路的加热区。
上述基于阵列式孔道的二级激发自毁芯片，所述加热丝主要作用是为含能材料提供激发能量，加热丝的具体尺寸以达到能提供相应激发能量为基础进行设计，可参考本领域常规加热丝参数。加热丝宽度优选2-50微米，线长为500-50000微米(弯曲设置)，长宽比200-5000，线厚200-1000纳米，进一步优选宽度为2-10微米，长宽比500-1000，线厚200-1000纳米。
加热电路可以采用铝、铜等常规材料制备而成，也可以采用高熔点的合金材料制备，如NiCr合金或W合金。芯片通常为硅基体。为了提高铝、铜等金属电极和硅基体的结合强度，形成良好的界面结合力，通常要经过退火工艺，这也会导致金属电极与Si相互扩散导致电极的电学性能降低。为了防止这种互扩散现象，优选在硅基体与加热电路(金属电极)之间设置阻挡层，阻挡层为氮化硅或二氧化硅薄膜，阻挡硅基体与金属电极相互扩散，确保加热芯片能承受更高的加热温度，提升加热电路的热区温度和可靠性。
上述基于阵列式孔道的二级激发自毁芯片，阵列式孔道、深孔等三维结构的设计是为了降低基体强度，从而实现目标芯片粉碎性的损伤，同时引入多孔阵列结构也能够降低燃爆剂的剂量和芯片面积，实现定向定点损伤，提升损毁效果。为了保证有良好的自毁效果，常规办法是增大含能材料的填充量，而含能材料涂覆厚度过高会导致结合力降低，易脱落，限制涂覆厚度就必然要增加芯片面积。本发明采用多孔硅阵列结构设计，含能材料填充到孔道中具有更优的自毁效果，此外由于填充进孔道使得含能材料涂层与芯片的结合力更好。含能材料层的形状没有特殊限制，其可以采用但不限于圆形、方形或其他不规则形状。含能材料层可以覆盖部分孔道阵列区域或者全部孔道阵列区域。优选孔道阵列的孔间距为20-200微米；所述孔道的孔径宽度为10-100微米，孔道的深度为20-200微米。孔道的形状没有特殊限制，其可以采用但不限于圆形、矩形或正多边形。
上述基于阵列式孔道的二级激发自毁芯片，含能材料层覆盖在孔道阵列以及加热电路的加热区上，受热时含能材料发生剧烈的燃爆反应，瞬间在密闭的封装壳内对目标芯片产生强大的冲击，致使目标芯片产生贯穿或粉碎性的彻底损毁。即含能材料主要作用是化学燃爆，其可以采用本领域常规的含能材料。本发明中，所述含能材料优选采用斯蒂芬酸铅。
上述基于阵列式孔道的二级激发自毁芯片，基于物理损毁的设计思路，采用弱电流激发-化学燃爆的二级激发结构设计，当满足预设的触发条件时，芯片的自毁程序将被激活，导通激发电路以释放热量，预埋在目标芯片背部孔道内的含能材料受热发生剧烈的燃爆反应，瞬间在密闭的封装壳内对目标芯片产生强大的冲击，致使目标芯片产生贯穿或粉碎性的彻底损毁。这种贯穿或粉碎性的物理性损毁具有不可恢复性，损毁效果更彻底。本发明提供的自毁芯片上的自毁结构主要用于信息安全领域，尤其是针对核心存储芯片、关键MEMS器件等半导体基器件可进行不可恢复、彻底的物理销毁。
本发明还提供了上述基于阵列式孔道的二级激发自毁芯片的制备方法，主要包括以下步骤：
S1、在基底的背面制备一层绝缘层，并在绝缘层表面沉积一层金属导电层；
S2、采用光刻工艺将金属导电层刻蚀成加热电路；
S3、根据拟损毁区域，采用光刻工艺在基底上刻蚀出孔道阵列，孔道阵列范围涵盖目标芯片拟损毁区域；
S4、采用涂覆工艺在目标芯片背面涂覆含能材料层，含能材料层覆盖加热电路的加热区以及至少部分孔道阵列区域；
S5、将加热电路与外部控制单元和供电单元连接即可。
上述基于阵列式孔道的二级激发自毁芯片的制备方法中，所述步骤S1中，绝缘层和金属导电层的制备采用本领域常规制备方式及参数即可，并没有特殊要求。本发明中，优选通过热氧化或化学气相沉积工艺在基底上制备绝缘层，通过磁控溅射或蒸镀工艺在绝缘层表面沉积金属导电层。一般情况下，基底的基体材料可以采用本领域常规硅单晶基片，所述绝缘层为二氧化硅或氮化硅绝缘层，厚度为10-200nm，进一步优选热氧化工艺制备二氧化硅氧化膜；所述金属导电层优选为铝导电层、铜导电层，厚度为200-1000nm。进一步地，步骤中所涉及到光刻工艺、等离子体干法刻蚀工艺等工艺均可以采用本领域常规参数即可，没有特殊的限定。
本发明中，所述步骤S1具体包括以下步骤：
S11、清洗准备：将包含硅基体的基底清洗后干燥，备用；
S12、氧化膜制备：经步骤S11处理后，将基底放置于热氧化炉中，封闭氧化炉腔体并抽真空至低于10-1Pa，通入氧气并按照15-25℃/min的升温速率将加热炉体温度至1050-1150℃，保温10-20分钟后按照15-25℃/min的降温速率降温至400℃以下，而后自然冷却至室温，形成二氧化硅氧化膜；
S13、镀膜：经步骤S12处理后，将基底放置在镀膜机样品台上，抽真空至10-3Pa以下，以15-25cm3/min的流量充入氩气至0.2-0.8Pa，对金属靶材进行溅射镀膜以形成金属膜，镀膜时间为5-20min，而后自然冷却至室温。
上述步骤S11中，基底的清洗干燥方式采用本领域常规方式即可，优选采用依次用丙酮、乙醇、去离子水分别超声清洗10-20分钟，取出后氮气气氛、250-350℃下脱水烘焙干燥。金属靶材为铝或铜。
本发明中，所述步骤S2具体包括以下步骤：
S21、涂胶、甩胶、软烘：将镀膜后的基底放置在涂胶机上，滴胶后再进行甩胶，而后在真空中加热至100-120℃、保温30-60s进行软烘处理；
S22、曝光、后烘：经步骤S21处理后，将基底放置在曝光机的样品台上，将加热电路图复制在光刻胶上，而后放置在110-130℃环境中保温1-3min进行后烘处理；
S23、显影、硬烘：经步骤S22处理后，将显影液喷洒在基底表面进行显影，而后放置在110-130℃环境中保温1-3min进行硬烘处理，将加热电路图案显露出来；
S24、刻蚀：经步骤S23处理后，将基底放在刻蚀机中，通入氯气作为工作气体电离对金属膜进行干法刻蚀，去除裸露的多余金属膜；
S25、去胶：经步骤S24处理后，依次用丙酮、异丙醇将多余的光刻胶去除，而后用去离子水将基底清洗并烘干。
上述步骤S2中，步骤S21，滴胶时基底可低速旋转，滴胶完成后再加速旋转至2800-3200rpm进行甩胶。步骤S25去胶完成后，可用显微镜检查加热电路品质，保证加热区未断线。
所述步骤S3具体包括以下步骤：
S31、涂胶、甩胶、软烘：经步骤S25处理后，将基底放置在涂胶机上，滴胶后再进行甩胶，而后在真空中加热至100-120℃、保温30-60s进行软烘处理；
S32、曝光、后烘：经步骤S31处理后，基底放置在曝光机的样品台上，将孔道图案复制在光刻胶上，而后放置在110-130℃环境中保温1-3min进行后烘处理；
S33、显影、硬烘：经步骤S32处理后，将显影液喷洒在基底表面进行显影，而后放置在110-130℃环境中保温1-3min进行硬烘处理，将孔道图案显露出来；
S34、刻蚀：经步骤S33处理后，将基底放置在刻蚀机中，通入C2F6作为工作气体电离对二氧化硅氧化膜及硅基体进行干法刻蚀，形成设定深度的孔道；
S35、去胶：经步骤S34处理后，依次用丙酮、异丙醇将多余的光刻胶去除，而后用去离子水将基底清洗并烘干。
上述步骤S3中，步骤S31，滴胶时基底可低速旋转，滴胶完成后再加速旋转至2800-3200rpm进行甩胶。步骤S35去胶完成后，用显微镜检查孔道刻蚀品质，保证孔道达到相应设计尺寸以及覆盖区域。
上述基于阵列式孔道的二级激发自毁芯片的制备方法中，步骤S4中所涉及的涂覆工艺可以采用但不限于丝网印刷或滴涂工艺。在涂覆了含能材料后，可在30-50℃低温条件下烘干。
上述基于阵列式孔道的二级激发自毁芯片的制备方法中，当采用光敏开关或/和力敏开关构成外部控制单元，作为预设的触发条件时，所述步骤S5中，还需在供电单元与加热电路之间接入光敏开关或/和力敏开关，再进行封装即可。当外部控制单元同时包括光敏开关和力敏开关时，所述光敏开关和力敏开关需要先并联，然后后接入供电单元与加热电路之间。
需要说明的是，本发明所提供的基于阵列式孔道的二级激发自毁芯片及其制备方法，其创新点及保护点在于自毁结构以及自毁结构的制备方法，而目标芯片的制备采用常规的制备方法制备即可，对目标芯片的电路结构也并无任何限制，如MEMS结构等均可。既可以先制备好本发明提供的自毁结构，再进行目标芯片的制备。也可以先将目标芯片的电路结构制备好，再制备自毁结构。本发明中，优选在自毁结构制备好后，再进行目标芯片电路结构制备。
与现有技术相比，本发明提供的技术方案具有以下有益效果：
(1)本发明提供的基于阵列式孔道的二级激发自毁芯片，采用弱电流激发-化学燃爆的二级激发结构设计，当满足预设的触发条件时，芯片的自毁程序将被激活，导通激发电路以释放热量，预埋在目标芯片背部孔道内的含能材料受热发生剧烈的燃爆反应，瞬间在密闭的封装壳内对目标芯片产生强大的冲击，致使目标芯片产生贯穿或粉碎性的彻底损毁，这种贯穿或粉碎性的物理性损毁具有不可恢复性，损毁效果更彻底，从而确保了目标芯片的信息安全。
(2)本发明提供的基于阵列式孔道的二级激发自毁芯片，在半导体基体上设计孔道、深孔等三维结构以降低基体强度，同时能够降低燃爆剂的剂量和芯片面积，实现定向定点损伤，低功耗工况条件下达到对目标芯片粉碎性的损毁效果。
(3)本发明提供的基于阵列式孔道的二级激发自毁芯片，采用光敏开关、力敏开关构成的触发机制，可实现核心芯片在非授权解剖时快速的自毁，能够有效的保证重要敏感信息和关键芯片技术的安全。
(4)本发明提供的基于阵列式孔道的二级激发自毁芯片，通过光刻和镀膜的方法在基底上制作自毁结构，同时采用的光敏开关、力敏开关也与目标芯片集成，从而实现整个自毁芯片的单管壳集成，对原有芯片加工改动小且可控性高。
(5)本发明提供的基于阵列式孔道的二级激发自毁芯片及其制备方法，整体而言，自毁芯片具有隐秘性高、微型化、功耗低、可控性高等特点，具有安全可靠、技术成熟度高、对原有芯片加工改动小、适用范围广的优点，制备工艺成熟易操作，易于产业化，值得进行推广。
附图说明
图1是实施例1中自毁结构示意图；
图2是实施例1中自毁芯片(光敏开关及力敏开关未示出)的结构示意图；
图3是实施例1中自毁芯片封装结构示意图；
图4是实施例1提供的自毁芯片自毁效果图；其中，(a)为自毁前封装图片，(b)为自毁后芯片损毁图片。
附图标记说明：1、电极焊盘；2、金属导线；3、加热丝；4、孔道；5、目标芯片；6、含能材料层；7、光敏开关；8、力敏开关；9、电源。
具体实施方式
以将结合附图对本发明各实施例的技术方案进行清楚、完整的描述，显然，所描述实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所得到的所有其它实施例，都属于本发明。
实施例1
本实施例中，基于阵列式孔道的二级激发自毁芯片如图1-3所示。该基于阵列式孔道的二级激发自毁芯片，包括基底层和自毁结构。
基底层为目标芯片5。
自毁结构设置于目标芯片5的背面，包括加热电路、若干孔道4、含能材料层6、光敏开关7、力敏开关8以及电源9。孔道4阵列式排布于目标芯片5上的拟损毁区域，含能材料层6覆盖加热电路的加热区以及部分孔道阵列区域。
加热电路包括电极焊盘1、两根金属导线2和加热丝3，电极焊盘1包括正极焊盘和负极焊盘，正极焊盘和负极焊盘分别与一根金属导线2连接，加热丝3的两端端部分别与两根金属导线2连接，正极焊盘和负极焊盘分别与外部控制单元和供电单元(即电源)连接，加热丝3为加热电路的加热区。加热丝3的宽度为4μm，长度为2000μm，长宽比500，厚度为500nm。
上述孔道阵列的孔间距为50μm；孔道4横截面为10×10μm正方形，孔道4的深度为50μm。阵列整体尺寸为5×5㎜。
上述含能材料层6为斯蒂芬酸铅涂层；其截面为直径4㎜的圆形，厚度为0.3mm。
外部控制单元包括光敏开关7和力敏开关8。光敏开关7、力敏开关8并联连接，电源9的正极经并联光敏开关7和力敏开关8后通过金线接入正极焊盘，电源的负极通过金线与负极焊盘连接。
实施例2
以下对实施例1提供的基于阵列式孔道的二级激发自毁芯片的制备方法进行说明，本实施例，基底的基体材料为硅单晶基片，具体步骤如下：
S1、提供硅单晶基片，在硅单晶基片的背面制备一层绝缘层，并在绝缘层表面沉积一层金属导电层：
S11、清洗准备：清洗硅单晶基片，将硅单晶基片依次用丙酮、乙醇、去离子水分别超声清洗10min，取出后氮气气氛、300℃下脱水烘焙干燥，备用；
S12、氧化膜制备：经步骤S11处理后，将硅单晶基片竖直地放置在样品架上，推送至热氧化炉中，封闭氧化炉腔体并抽真空至低于10-1Pa，通入氧气并按照15℃/min的升温速率将加热炉体温度至1100℃，保温10min后按照15℃/min的降温速率降温至400℃，而后自然冷却至室温；
S13、镀膜：经步骤S12处理后，将硅单晶基片放置在镀膜机样品台上，抽真空至10- 3Pa以下，以20cm3/min的流量充入氩气至0.5Pa，开启直流溅射电源对铝靶进行溅射镀膜以形成铝膜，镀膜时间为10min，而后自然冷却至室温。
S2、采用光刻工艺将金属导电层刻蚀成加热电路：
S21、涂胶、甩胶、软烘：经步骤S13处理后，将镀膜后的硅单晶基片放置在涂胶机上，低速旋转并滴胶，加速旋转至3000rpm进行甩胶，而后在真空中加热至110℃、保温45s进行软烘处理；
S22、曝光、后烘：经步骤S21处理后，硅单晶基片放置在曝光机的样品台上，通过激光定位进行预对准，开启预设的曝光程序将光刻版上的加热电路图案复制在光刻胶上，而后放置在120℃环境中保温1min进行后烘处理；
S23、显影、硬烘：经步骤S22处理后，通过多喷嘴将显影液喷洒在300rmp低速旋转的硅单晶基片表面进行显影，而后放置在120℃环境中保温1.5min进行硬烘处理，将加热电路图案显露出来；
S24、刻蚀：经步骤S23处理后，硅单晶基片放在刻蚀机中，将通入的氯气电离对铝薄膜进行干法刻蚀，去除裸露的多余金属铝；
S25、去胶：经步骤S24处理后，依次用丙酮、异丙醇将多余的光刻胶去除，而后用去离子水将硅单晶基片清洗并烘干；
S26、检查：经步骤S25处理后，用显微镜检查加热电路品质，保证加热区未断线。
S3、根据目标芯片拟损毁区域，采用光刻工艺在加热电路旁的空白区域刻蚀出孔道阵列窗口，孔道阵列窗口范围涵盖目标芯片拟损毁区域，并采用等离子体干法刻蚀工艺将孔道阵列窗口刻蚀成孔道阵列；
S31、涂胶、甩胶、软烘：经步骤S26处理后，将硅单晶基片放置在涂胶机上，低速旋转并滴胶，加速旋转至3000rpm进行甩胶，而后在真空中加热至110℃、保温45s进行软烘处理；
S32、曝光、后烘：经步骤S31处理后，将硅单晶基片放置在曝光机的样品台上，通过激光定位进行预对准，开启预设的曝光程序将光刻版上的孔道图案复制在光刻胶上，而后放置在120℃环境中保温1min进行后烘处理，孔道图案为10×10μm正方形孔道阵列、孔间距50μm、阵列构成5×5㎜的窗口；
S33、显影、硬烘：经步骤S32处理后，通过多喷嘴将显影液喷洒在300rmp低速旋转的硅单晶基片表面进行显影，而后放置在120℃环境中保温1.5min进行硬烘处理，将孔道图案显露出来；
S34、刻蚀：经步骤S33处理后，将样品放置在离子刻蚀机中，将通入的C2F6工作气体电离对二氧化硅保护层及硅基体进行干法刻蚀，形成深度为50μm的孔道；
S35、去胶：经步骤S34处理后，依次用丙酮、异丙醇将多余的光刻胶去除，而后用去离子水将硅单晶基片清洗并烘干；
S36、检查：经步骤S35处理后，用显微镜检查孔道刻蚀品质，保证孔道满足预定设计；
S4、采用滴涂工艺，在硅单晶基片背面涂覆，形成直径为4㎜、厚度为0.3mm的含能材料层，含能材料层覆盖加热电路的加热区以及部分孔道阵列区域；
S5、将光敏开关、力敏开关并联后一端经金线接入加热电路的正极焊盘，另一端经金线与电源的正极连接，电源的负极通过金线与负极焊盘连接，之后再进行封装即可。
本实施例主要是以硅单晶基片为例，对本发明所给出的自毁结构制备方法进行详细解释。当需要制备目标芯片的电路结构时，可在步骤S36后进行，以目标芯片的MEMS结构为例：通过常规手段在硅单晶基片的另一面(即正面)制备目标芯片的MEMS结构，并采用激光划片工艺将硅单晶基片切割成单芯片，然后从正极焊盘和负极焊盘引出的金线作为目标芯片的电路正、负极跳到目标芯片的相关引脚。
以下对本实施例提供的基于阵列式孔道的二级激发自毁芯片的自毁原理及过程进行说明如下：当芯片的封装管壳遭遇非授权的开盖时，力敏开关可以感受到封装体开盖时紧固力的变化而导通加热电路，同时作为并行的触发机构，光敏开关会感受封装体内部的亮度变化而导通目标芯片背面的加热电路。目标芯片背面的加热电路在加载了电流后，会在局部形成热区并激发含能材料引起燃爆反应，瞬间在密闭的封装壳内形成巨大的冲击力，对核心电子芯片实现无法修复的粉碎性自毁损伤，从而实现对目标芯片快速、精准地摧毁，避免核心信息被窃取。
对实施例1提供的自毁芯片进行自毁实验，将制备有自毁结构的硅单晶基片与现有的印制电路板连接，并通过钢片和密封圈密封固定，以模拟芯片被密封的状态。接通压力开关和光敏开关，实验前后结果如图4所示。从图中可以看出，加载电流后，芯片被炸飞并形成粉碎性损毁效果。
综上所述，本发明提供的自毁结构是一种可与核心芯片或微机电器件(MEMS)集成、具备自毁功能的结构，是基于物理损毁的设计思路，采用弱电流激发-化学燃爆的二级激发结构设计，通过在芯片级集成触发装置和燃爆材料，当满足预设的触发条件时，芯片的自毁程序将被激活，导通加热电路以释放热量，激发含能材料引起燃爆反应，对目标芯片实现无法修复的自毁损伤，这种贯穿或粉碎性的物理性损毁具有不可恢复性，损毁效果更彻底。该技术具有隐秘性高、微型化、功耗低、可控性高等特点，可实现核心芯片在非授权解剖时快速的自毁，能够有效的保证重要敏感信息和关键芯片技术的安全。基于含能材料的燃爆式自毁技术具有安全可靠、技术成熟度高、对原有芯片加工改动小、适用范围广的优点，是目前技术可行性高的自毁方式。
本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。
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